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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/79517| 標題: | 案例研究: RISC-V處理器的測試程式生成應用於軟體自我測試 Case Study: Test Program Generation of RISC-V Processor for Software-Based Self-Test |
| 作者: | Hung-Lin Chen 陳鋐霖 |
| 指導教授: | 黃俊郎(Jiun-Lang Huang) |
| 關鍵字: | 軟體自我測試,RISC-V,分支預測,測試樣板,轉態延遲錯誤,超大積體電路測試, Software-Based Self-Test,RISC-V,Branch Prediction,Test Template,Transition Delay Fault,VLSI Testing, |
| 出版年 : | 2021 |
| 學位: | 碩士 |
| 摘要: | "近年來，軟體自我測試（Software-Based Self-Test）由於跟生命安全攸關產品和汽車電子產品的高度發展受到更多關注。在本論文中，我們找出更換前一個軟體自我測試方法[1]的待測處理器會發生什麼樣的問題以及解決辦法。從 RISC-V處理器上的實驗結果可以看到，所提出的 SBST方法可以實現 74.36%的轉換延遲錯誤覆蓋率。在這些工作期間，我們發現分支預測會對提出的模板產生了很大影響，因此針對這個問題提出了修改的模板來符合這種技術。而且，在SBST方法中使用到分支有關的操作時，我們提供了更好的定義。此外，為了提高自動化的程度，我們針對當前指令集架構(Instruction Set Architecture, ISA) 配置檔做了修改，並添加了新的配置檔。 通過這個改進的方法，人們可以較少的努力和時間將SBST方法應用在全新的處理器架構上。此外，這個省下來的時間可以針對不同的處理器技術研究對應的新模板。" |
| URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/79517 |
| DOI: | 10.6342/NTU202103446 |
| 全文授權: | 同意授權(全球公開) |
| 顯示於系所單位： | 電子工程學研究所 |
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| 檔案 | 大小 | 格式 | |
|---|---|---|---|
| U0001-2909202103453800.pdf | 6.66 MB | Adobe PDF | 檢視/開啟 |
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