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符合的文件:
出版年 | 標題 | 作者 | 系所 |
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2019 | 具穩定鎖定鎖頻迴路之次取樣鎖相迴路設計 Design of a Sub-Sampling Phase-Locked Loop with a Robust-Locking Frequency-Locked Loop | Chia-Min Chen; 陳嘉旻 | 電子工程學研究所 |
2019 | 一個0.02mm2之鎖相迴路並採用次取樣與突波降低技術實現於90nm CMOS製程 A 0.02mm2 Sub-Sampling PLL with Spur Reduction Technique in 90nm CMOS Technology | You-Rong Qiu; 邱宥榮 | 電子工程學研究所 |
2016 | 基於差動拔靴帶式環形振盪器之低電壓全數位鎖相迴路 A Low Voltage All-Digital Phase-Locked Loop Based on Differential Bootstrapped Ring Oscillator | Chi-Hao Wei; 魏啟豪 | 電子工程學研究所 |
2010 | 深次微米CMOS製程之時脈產生器的設計與實作 Design and Implementation of Clock Generators in Nanoscale CMOS Processes | Jung-Yu Chang; 張鎔諭 | 電子工程學研究所 |
探索
系所
- 4 電子工程學研究所
指導教授
- 1 劉深淵
- 1 曹恆偉
- 1 林宗賢
- 1 陳中平(chung-ping chen)
關鍵字
- 4 鎖相迴路
- 1 phase-locked loop,clock generator
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