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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/84395| 標題: | 一個利用重複使用的延遲線達到省面積的基於倍數式延遲鎖定迴路的頻率合成器 An Area-Efficient Frequency Synthesizer Based on a Multiplying Delay-Locked Loop with a Reusable Delay Line. |
| 作者: | Wei-Ching Chang 張唯靖 |
| 指導教授: | 陳中平(Chung-Ping Chen) |
| 關鍵字: | 頻率合成器,延遲鎖定迴路,環形電壓控制延遲線, frequency synthesizer,delay-locked loop,ring-type voltage control delay line, |
| 出版年 : | 2022 |
| 學位: | 碩士 |
| 摘要: | 本晶片為採用重複使用延遲線的頻率合成器，此晶片採用 TSMC 90 奈米製 程，下線面積約為 1mm x 1mm，核心電路面積約為 0.18mm x 0.25mm。在電源供 應 1V 下，延遲鎖定迴路的輸出為 800MHz，參考突波為-30.2dBc，功耗為 12.2 mW。(功耗包含輸出級) This chip is a frequency synthesizer that uses a reusable delay line. This chip uses TSMC 90nm process. The total area is about 1mm x 1mm, and core area is 0.18mm x 0.25mm. When the power supply is 1V, the maximum output of the delay locked loop is 800 MHz, and the reference spur is -30.2 dBc, power consumption is 12.2 mW.(Power including output buffer) |
| URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/84395 |
| DOI: | 10.6342/NTU202200610 |
| 全文授權: | 同意授權(限校園內公開) |
| 電子全文公開日期: | 2022-03-07 |
| 顯示於系所單位： | 電子工程學研究所 |
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| 檔案 | 大小 | 格式 | |
|---|---|---|---|
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