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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/58678| 標題: | 三種不同應用的有線接收器 Three different receiver architectures for specific applications |
| 作者: | Guan-Sing Chen 陳冠行 |
| 指導教授: | 李致毅(Jri Lee) |
| 關鍵字: | 類比等化器,時脈資料回復電路,頻率偵測器,解多工器,錯誤率偵測器, Analog Equalizer,Clock and Data Recovery Circuit,Pseudo Random Binary Sequence,Demultiplexer,Bit Error Rate Tester, |
| 出版年 : | 2014 |
| 學位: | 碩士 |
| 摘要: | 在本文中,我們將會介紹三個使用CMOS製作的有線背板電路系統,包含了應用於測量錯誤率的有線接收器、偽隨機二進位序列產生器、寬頻(600Mb/s-4Gb/s)接收器、以及24Gb/s接收器。在這些有線背板電路系統中,都包含了幾種背板通訊有線接收器的主要電路──¬¬類比等化器、以及解多工器、時脈資料回復電路、錯誤偵測器。
在測量錯誤率的有線接收器中,包含了類比等化器、解多工器、錯誤偵測器。本系統可以用來測試27-1、215-1、223-1、231-1偽隨機二進位序列產生器。此外,電路內也同時可以產生這四種偽隨機二進位序列產生器。並可以執行自我測試的功能,本系統與偽隨機二進位序列產生器是一整合的晶片。同時可以產生四路偽隨機二進位序列產生器以及測試輸入資料的錯誤率。 在寬頻(600Mb/s-4Gb/s)接收器中,包含了類比等化器、時脈資料回復電路、解多工器,這個電路在1.2V的操作下,可以涵蓋600Mb/s到4Gb/s的這個頻段同時消耗360毫瓦。本接收器主要應用於大尺寸電視。 在24Gb/s接收器中,包含了類比等化器、時脈資料回復電路、解多工器,這個系統在1.2電壓操作下消耗350毫瓦。這接收器主要是應用在3G-SDI的資料處理上。 關鍵詞:類比等化器、時脈資料回復電路、偽隨機二進位序列、頻率偵測器、解多工器、錯誤率偵測器 In this thesis, three wireline backplane circuit systems will be demonstrated, including the bit error rate tester, the pattern generator, a 600Mb/s to 4Gb/s receiver and a 24Gb/s receiver. These wireline backplane circuit systems consist of some critical component – an analog equalizer, a clock and data recovery circuit (CDR), and a demultiplexer (DMUX). The bit error rate tester includes an analog equalizer, DMUX, error detector. This system is used for test the four different pseudo random binary sequence: 27-1、215-1、223-1、231-1. Besides, the circuit also can generate these four different PRBS and built-in self-testing function is also included in this chip. This system and PRBS generator are integrated into one chip. This chip can generate four lanes PRBS and test input bit error rate at the same time. The wideband (600Mb/s-4Gb/s) receiver consists of an analog equalizer, a clock and data recovery circuit (CDR) and a demultiplexer (DMUX). The system consumes 360mW from a 1.2-V supply and covers the incoming data rate from 600Mb/s to 4Gb/s. This receiver is mainly applied for the 4K-2K high resolution TV. The 24Gb/s receiver consists of an analog equalizer, a clock and data recovery circuit (CDR) and a demultiplexer (DMUX). The system consumes 350mW from a 1.2-V supply. This receiver is mainly applied for the 3G-SDI application. Key words: Analog Equalizer, Clock and Data Recovery Circuit (CDR), Pseudo Random Binary Sequence, Demultiplexer (DMUX), Bit Error Rate Tester |
| URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/58678 |
| 全文授權: | 有償授權 |
| 顯示於系所單位: | 電子工程學研究所 |
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