兩層印刷電路板上第三代雙倍資料率記憶體系統之信號完整度分析與設計

Abstract

由於數位信號系統操作頻率不斷地提高的趨勢，使得高速數位信號透過傳輸線傳遞時，因傳遞路徑和佈線方式所引發的各種電氣效應，會造成信號傳輸上的延遲、變形、信號失真等問題。 這些問題造成系統的時序或信號位準產生錯誤進而引發不穩定甚至系統當機的現象，因此信號完整性的評估如今已成為高速數位系統設計非常重要的關鍵。影響信號完整度的雜訊主要有兩種，一種是信號線之間的耦合效應產生的耦合雜訊，另一種則為傳輸線本身或不連續結構造成阻抗不匹配而產生的反射雜訊。因此，本論文提出系統封裝和印刷電路板的設計方案，以求降低雜訊，並提升信號品質。 本論文規格設定在使用兩層電路板及薄型四方扁平式封裝，有別於之前的四層電路板和球柵陣列封裝，主要針對反射雜訊和耦合雜訊進行改良。在一控制器連接二記憶體晶片的電路板上，設計電流源與傳輸線阻抗盡量匹配，和分岔後的傳輸線阻抗稍微高於分岔前的阻抗，皆可有效降低其反射雜訊；而以GSGSG結構的傳輸線取代GSSG結構的傳輸線，不僅大幅降低信號耦合程度，也降低了傳輸線阻抗，使其更容易與電流源阻抗達成匹配。 對於薄型四方扁平式封裝，增加適當數量的接地線，使得鄰近打線之間的耦合效應大幅降低，有效抑制其雜訊，減少封裝連接產生的信號偏差。 本論文同時也探討當以飛躍式佈線連接多個記憶體晶片時，會產生傳輸線阻抗不匹配的問題，造成多重反射而影響信號表現；晶片電容值較小時，提升後面傳輸線特徵阻抗即可改善信號表現；但電容值較大時，需要選擇適當的電源及末端阻抗才能使信號有所改善。