使用GDTPOM方法合成低功率高階系統晶片

Abstract

本篇論文研究主要是探討GDTPOM (Gate-level Dual-threshold Total Power Optimization Methodology) 方法最佳化16-bits乘法器數位電路，設計一個使用90奈米MTCMOS標準元件資料庫合成的低功率且高速度之數位電路。第一章簡介CMOS發展的趨勢以及功率消耗對電路的重要性。第二章探討利用90奈米 MTCMOS標準元件資料庫來做最佳化的一些演算法以及標準元件資料庫的時間模型和功率模型，MTCMOS標準元件可分為三種不同臨界電壓，分別是高臨界電壓、標準臨界電壓、低臨界電壓。在分析的過程中，主要是使用到裡面高臨界電壓以及低臨界電壓的標準元件資料庫，因為高臨界電壓的標準元件優點是具有較低的消耗功率，而低臨界電壓的標準元件是具有較快的訊號傳輸速度的優點。第三章是詳細描述GDTPOM方法，而這個方法採用GDSPOM方法中的靜態時序分析，並且加上使用PrimePower來做總功率分析最佳化，而衍伸出來新的方法。先由低臨界電壓標準元件合成出邏輯層次的電路，再由PrimePower工具來執行總功率消耗最佳化，替換部分標準元件為高臨界電壓，最後在使用PrimeTime工具來執行靜態時序分析最佳化來達到時間的限制要求。最後一章則是總結。

This thesis reports the Gate-level Dual-threshold Total Power Optimization Methodology (GDTPOM) to optimize 16-bits Wallace tree multiplier digital circuit. Design a low power and high speed digital circuit using 90nm MTCMOS (Multiple-Threshold voltage CMOS) standard cell library. Chapter 1 introduces CMOS development trends and the importance of power dissipation in circuit. Chapter 2 describes some algorithm which using 90nm MTCMOS standard cell library to optimize circuit. It also introduces timing models and power models of standard cell library. MTCMOS standard cell library come in fixed threshold voltage – high threshold voltage cell for low power and low threshold voltage cell for high speed. In chapter 3, we use GDTPOM to optimize multiplier digital circuit. The GDTPOM not only use static timing analysis by GDSPOM but also execute total power optimization in PrimePower tool. First the RTL design synthesis to gate-level netlist by LVT cell. Then, the gate-level netlist execute total power optimization in PrimePower tool. Finally, the gate-level netlist execute timing optimization in PrimeTime tool to meet the timing constraint. Chapter 4 is the conclusion of this research.