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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/23743
標題: | 使用抑制時脈抖動技術鎖相回路之設計與實作 Design and Implementation of A Low Noise Phase-Locked Loop with Jitter Suppression Technique |
作者: | Bang-Zao Liou 劉邦灶 |
指導教授: | 陳中平 |
關鍵字: | 鎖相回路,低時脈抖動, PLL,Phase-locked Loop,low jitter, |
出版年 : | 2011 |
學位: | 碩士 |
摘要: | 隨著 CMOS 製程技術的發展和尺寸減小,在不同的應用像高效能類比數位轉換器、有線傳輸、光纖資料傳輸和無線射頻等都需要一個穩定低雜訊的時脈。所以本篇論文將介紹低雜訊鎖相迴路的設計與實作。然而在傳統鎖相回路架構上,雜訊性能沒辦法有卓越的改進。並且充電泵的電流不匹配也造成顯著的靜態相位誤差而造成輸出的時脈抖動。此外由於輸入時脈雜訊造成輸出的時脈誤差放大也降低了系統的效能。本論文中,所推薦的架構之設計考量與實現將被提出。
首先,使用 0.18-μm CMOS 製程的低雜訊鎖相回路架構被提出。此架構基於次取樣鎖相回路以確保有相當程度的雜訊表現。而且因為使用分散式相位偵測器/電流汞降低控制路徑上的由相位偵測器/電流汞電流不匹配所產生的漣波以達到時脈抖動抑制的效果。此外 藉由使用脈衝位置調變(PPM)技術可以更進一步消除周期性的漣波。 With the evolution and scaling down of CMOS technologies, a stable clock with low jitter and phase noise is a prerequisite for a variety of applications like high performance analog-to-digital converters, wireline and optical serial data communication links and radio transceivers. Hence, this thesis illustrates the implementation of a low noise phase-locked loop (PLL). However, the noise performance cannot have remarkably improvement constrained by the classical PLL architecture. Besides, the current mismatch of charge pump will result in a significant static phase error. In this thesis, design considerations and realization about the proposed architectures are presented in order to improve the jitter performance. A 5-GHz low noise Phase-Locked Loop is implemented with 0.18-μm CMOS process is presented. To ensure the low noise of the PLL, this architecture is based on the Sub-Sampling Phase-locked Loop (SSPLL). Moreover, using the distributed PD/CP generated by the divider, the ripple on controlled-line can be lowered and the jitter performance can improve the output jitter generated by PD/CP current mismatch. Besides, the pulse-position modulation (PPM) technique is employed to eliminate the periodic patterns of the ripples on the control-line. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/23743 |
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顯示於系所單位: | 電子工程學研究所 |
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