一種降低小數型頻率合成器近頻雜訊的技術

Abstract

本論文提出一個用於降低小數型頻率合成器中近頻雜訊的架構。此架構藉由雙頻信號產生器改變鎖相迴路中參考信號的頻率，可以控制相位頻率偵測器/電流幫浦操作在遠離非線性區。如此，可提高相位頻率偵測器/電流幫浦操作時之線性度，進而降低近頻雜訊。藉由相關參數的調整，此架構可以操作在一個具有最佳相位雜訊表現的最佳操作點。 這個架構以零點一八微米互補式金氧半製程，在 1.17 x 1.20 平方毫米的面積上實現。完整的電路包含了一個操作於 700MHz~1300MHz 的三角積分調變式小數型頻率合成器及雙頻信號產生器。實驗結果顯示，在1.8 伏特的電源供應下，耗電量為 23.5mA。當頻率在~800MHz 時，在 10 kHz 到 10 MHz 的積分範圍內，其方均根抖動值可以由 26.45 ps 降低至 3.91 ps。

A fractional-N PLL employing a dual-frequency clock generator is proposed to achieve lowering the in-band phase noise. The architecture enables the PFD/CP to operate in the linear region to avoid noise-folding effect. An optimum operating condition can be tuned to achieve the best in-band phase noise. The proposed techniques are employed in a 700~1300 MHz fractional-N PLL fabricated in a 0.18-μm CMOS process with a 1.17 mm x 1.20 mm die area. The experimental results demonstrate that the integrated rms jitter (10 kHz to 10 MHz) in the fractional-N PLL can be greatly improved from 26.45 ps to 3.91 ps when frequency is ~800MHz. This fully-integrated PLL dissipates 23.5 mA from a 1.8-V supply.