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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/82226| 標題: | 利用一個0.5V自動注入鎖相迴路實現硬體亂數生成器 A 0.5V Phase-Locked Loop with Adaptive Injection-Locked Technique for True Random Number Generators |
| 作者: | Po-Wei Chen 陳柏瑋 |
| 指導教授: | 陳中平(Chung-Ping Chen) |
| 共同指導教授: | 趙昌博(Chang-Po Chao) |
| 關鍵字: | 鎖相迴路,硬體亂數生成器, Phase-Locked Loop,TRNG, |
| 出版年 : | 2021 |
| 學位: | 碩士 |
| 摘要: | "近年來，5G通訊蓬勃發展，隨著製程及物聯網技術的不斷進步，產品也越來越注重在小面積的趨勢，各電子產品也會受限於電池的壽命長短，因此低功耗的設計越顯得更加重要。 根據International Technology Roadmap for Semiconductor (ITRS) 的研究報告，下一低功耗世代，供應電壓將下降至0.5V。鎖相迴路（Phase-Locked Loop, PLL）在許多電路中扮演著不可或缺的角色，低電壓的PLL將成為相當重要的研究。 本論文提出一個透過鎖相迴路產生的輸出波型去實現亂數產生器，晶片採用 0.5V 台積電的90nm CMOS標準製程實現，晶片面積和核心面積分別為0.558 〖mm〗^2 和0.062 〖mm〗^2，我提出一個操作在供應電壓0.5伏特，透過自動注入的鎖相迴路產生出的輸出波型，再透過兩級D flip-flop產生出的亂數波型，接著去測量商熵( entropy )大小值，以達到亂數產生器的實現，根據NIST SP800-90B，透過Ubuntu的測量最後產生出來的亂數波型後，熵( entropy) 的值為0.517。 " |
| URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/82226 |
| DOI: | 10.6342/NTU202200022 |
| 全文授權: | 未授權 |
| 電子全文公開日期: | 2027-01-14 |
| 顯示於系所單位： | 電子工程學研究所 |
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|---|---|---|---|
| U0001-0601202222442500.pdf 未授權公開取用 | 2.47 MB | Adobe PDF | 檢視/開啟 |
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