高速串列解串系統訊號抖動容忍度的快速預測

Abstract

"對於一個高速串列解串系統，通常會用訊號抖動容忍度測試來評估接收電路的性能，它是在測試訊號中加入正弦抖動、符碼間干擾抖動以及隨機抖動來測試接收電路在極端條件下的誤碼率。然而，訊號抖動容忍度測試的儀器非常昂貴，模擬也因為需要逐位元分析而極為耗時。過去有研究提出一些適用於接收電路中時鐘數據恢復電路的抖動容忍度預測方法，但這些方法都因為沒有考慮訊號通道頻寬限制所造成的符碼間干擾抖動，而無法被應用於實際的串列解串系統。 此篇論文擴展了過去的逐位元分析預測法，透過整合進一個時域的符碼間干擾抖動模型及改進時鐘數據恢復電路的相位行為模型，來突破過去方法無法使用於串列解串系統的限制，並藉助兩個運算上的加速技巧，所提出的預測方法在速度上可以比模擬快90,000倍，同時仍保持很低的誤差。接著，此篇論文再提出一個可以進一步降低耗時的外插技巧，他是基於計算錯誤位元數的期望值，以利用較少的位元分析數量來預測更低誤碼率要求下的抖動容忍度，使用這項外插技巧的預測可以比原先的完整位元分析預測再快4,000倍，其預測結果只有百分之六的偏差，透過所提出的預測方法，九個不同正弦抖動頻率在1E-10誤碼率要求下的抖動容忍度可以在七秒鐘內被預測，所需時間比量測快120倍。 此篇論文也將提出的方法應用在實際的USB訊號抖動容忍度測試量測實驗，藉由合成出的等效時鐘數據恢復電路來作訊號抖動容忍度預測，並與量測結果作比較。有部分預測準確性欠佳，在論文最後有討論可能的誤差原因及實驗中的不確定因素，並提出對未來實驗的建議。 "