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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/63326
標題: | 雙層主記憶體架構之設計 Design of two-level main memory hierarchy |
作者: | Yao-Qing Wang 王耀慶 |
指導教授: | 楊佳玲(Chia-Lin Yang) |
關鍵字: | 三維堆疊動態讀取記憶體,動態讀取記憶體快取,低功率記憶體,全系統模擬器,效能及號能分析, 3D stacked DRAM,DRAM cache,LPDDR2,full system simulator,performance and power analysis, |
出版年 : | 2012 |
學位: | 碩士 |
摘要: | 三維堆疊記憶體是在積體電路生產上一個備受矚目的技術,它能讓動態讀取記體體擁有較快的讀取速度,更大可供利用的傳輸頻寬等。有人將其利用在動態讀取記憶體快取的架構上,希望能利用三維堆疊記憶體在效能上的優點來增加快取記憶體的效能表現並增進整體的性能。
我們針對三維記憶體的研究實做了全系統模擬器,分別可以用於多核心環境以及移動裝置的環境,用以評量應用三維堆疊記憶體技術厚的記憶體系統效能以及功耗。我們確實模擬了三維堆疊記憶體在存取速度以及耗能上的特性,包括矽通孔(TSV)在傳輸上的耗能等等。此外,針對移動裝置平台,我們亦將低功率記憶體整合進記憶體模擬器中,以得到貼近現實的記憶體效能表現。 在我們的研究中,探討了不同通道寬度、不同通道數以及改變快取區塊大小的情況下,三維堆疊記憶體對於整體記憶體系統所帶來的好處。除此之外,也在固定矽通孔的總數下,改變通道寬度及通道個數。以觀察整體的效能及耗能表現。 3D stacked DRAM is a promising technology in manufacturing integrated circuits. It can make circuit component denser. Besides, it can provide faster memory access response time and higher bandwidth. And as main memory size enlarges, DRAM cache design is a good way to be applied by 3D stacked DRAM, which can cache data in 3D stacked DRAM and utilize the performance benefits of 3D stacked DRAM. We develop two full system simulators, one for multi-core environment and the other for mobile device, to analysis the performance and memory system power consumption of 3D stacked DRAM cache architecture. We model the 3D DRAM`s timing and power characteristics including TSV transmission power. Moreover, LPDDR2 is also modeled in mobile device environment. We change the design factors of DRAM cache, like channel width, total TSV number, channel number and DRAM cache line size, to observe the system and analyze what design is better to 3D stacked DRAM cache architecture. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/63326 |
全文授權: | 有償授權 |
顯示於系所單位: | 資訊工程學系 |
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