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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/5504
標題: | 考慮電源供應雜訊之動態時序分析器 Power-Supply-Noise-Aware Dynamic Timing Analyzer |
作者: | Hung-Yi Hsieh 謝弘毅 |
指導教授: | 李建模(Chien-Mo Li) |
關鍵字: | 電源供應雜訊,電壓降,電感電壓,電荷,動態時序分析器, power supply noise,IR-drop,Ldi/dt,charge,dynamic timing analyzer, |
出版年 : | 2014 |
學位: | 碩士 |
摘要: | 當測試超大型積體電路晶片時,由於電壓降和電感電壓的影響,電源供應雜訊會導致良率損失。在這篇論文中,我們提出一個考慮電源供應雜訊之動態時序分析器。我們提出的分析器提供合理的準確度和比現存工具還快的速度。因為我們提出的方法是基於線性函數而不是解非線性函數,所以是非常可調整的。實驗結果顯示:在小電路中,與HSPICE相比的誤差小於1%;在大電路中,我們達到比NANOSIM快八倍的速度。我們使用此分析器在一個有一百萬個邏輯閘的測試電路上,並且從三萬一千個測試向量中辨別出369個時序違規的測試向量,這是傳統方法很難找得到的。 Due to the effect of IR-drop and Ldi/dt, power supply noise can cause yield loss when testing VLSI chips. In this thesis, we propose a power-supply-noise-aware dynamic timing analyzer, IDEA (IR-Drop-aware Efficient timing Analyzer). The proposed analyzer provides reasonable accuracy at much faster speed than existing tools. This technique is very scalable because it is based on linear functions, instead of solving nonlinear functions. The experimental results show, for small circuits, the error is less than 1% compared with HSPICE. For large circuits, we achieved eight times speed up compared with NANOSIM. IDEA identifies 369 timing-violation test patterns (out of 31K test patterns) for a 1M gate benchmark circuit which are difficult to detect by traditional techniques. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/5504 |
全文授權: | 同意授權(全球公開) |
顯示於系所單位: | 電子工程學研究所 |
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