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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/38270
標題: | 高速通道等化器之設計與製作 Design and Implementation of High Speed Channel Equalizer |
作者: | Chi-Lun Lo 羅啟倫 |
指導教授: | 劉深淵 |
關鍵字: | 高速有線通訊系統,傳輸通道,訊號補償,等化器, high speed wired-line communication system,transmission channel,siganl compensation,equalizer, |
出版年 : | 2005 |
學位: | 碩士 |
摘要: | 近幾年由於網際網路的普及化,伴隨著與日俱增的資料流量。高速有線通訊系統的發展成了紓解資料壅塞與促進資訊普及的最佳解決方案之一。當通訊系統的操作頻率在十億兆赫 (gigahertz) 以上的範圍時,不單單只在傳送機的前端電路的設計上會遭遇困難,資料經過傳輸通道所造成的損失是另一個需要解決的問題。等化器電路在一個資料收發機電路中扮演了一個很重要的角色,主要的功能在於將傳輸通道因為電磁效應所造成的損失做補償的動作。
這篇論文的主題是描述如何設計以及實現一個高速傳輸通道等化器電路。首先,我們將會討論三種對於傳輸通道不同的模型方法,以便之後我們等化器電路的設計。接著在論文中,我們將介紹所設計的一個高速互補式金氧半製程纜線等化器。為了不要增加額外的晶片面積,我們利用主動式電感負載來取代晶片內實現的單晶電感。資料傳輸速率可以達到3.125Gbps。最後,論文中另外描述了另一個高速互補式金氧半製程等化器的電路實作。這個設計可以用來接收並補償經過印刷電路板(PCB)後,受到寬頻訊號損失的10Gbps資料。包含了一個不須消耗直流功率卻能得到高頻增益的輸入級,以及補償PCB剩餘訊號損失的兩個串接主動濾波器。上述的兩個電路都是使用0.18μm標準互補式金氧半製程實現。 Because of popularization of the internet network in recent years, the transmitted data quantity is growing up with each passing day. Development of high speed wired-line communication system provides one of the best solutions for solving the data jam and promoting information popularization. When the operating frequency of the communication system is beyond gigahertz range, not only the design of the transceiver front-end circuits meets difficulties but the loss of the transmission channel is another problem. An equalizer circuit plays an important role in the transceiver circuits, which is used to compensate the channel loss due to electromagnetic effects. This thesis describes the design and implementation of the high speed transmission channel equalizer circuit. First of all, we will discuss three different techniques to model the transmission line for the design of the equalizer circuit. Next, a design of high speed CMOS coaxial cable equalizer is presented. In order not to increase the chip area, we use active inductive peaking load to replace monolithic on-chip inductor for high frequency response. This circuit can reach a data rates up to 3.125Gbps. Finally, we present another circuit implementation of a high speed CMOS equalizer. This circuit is designed to receive data rate up to 10Gbps and compensate the broadband loss of the printed-circuit-board (PCB) trace. It incorporates an input stage for high frequency gain without DC power consumption and two cascaded active filter stages for the remained frequency loss of the PCB channel. Both of the circuit designs are implemented with a standard 0.18um CMOS process. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/38270 |
全文授權: | 有償授權 |
顯示於系所單位: | 電子工程學研究所 |
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