請用此 Handle URI 來引用此文件:
http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/24600
標題: | 基板偏壓與抗時脈不精確之32位元高速加法器 Substrate Bias Optimized 32bit High Speed Adder with Post-Manufacture Tunable Clock |
作者: | Qi-Wei Kuo 郭其偉 |
指導教授: | 陳中平(Chung-Ping Chen) |
關鍵字: | 加法器,基板偏壓, adder,substrate bias,PVT variation, |
出版年 : | 2005 |
學位: | 碩士 |
摘要: | 一個好的邏輯運算位元最重要的關鍵主要在於以下四點: (1) 運算頻率 (2) 延遲 (3) 消耗功率 (4) 時序可靠性。本篇論文中,我們採用了基板偏壓的方法將延遲-功率乘積作一最佳化。再者,由於製程越來越小,因製程或溫度變異所造成對時序的影響也越來越大。為了克服這個問題,我們在關鍵的時脈點上加入了多個可調延遲的緩衝器。至於加法器架構的選擇方面,我們採用了具有最小面積-延遲乘積的Han-Carlson加法器為基本架構,再用新的方法加以實現。為了供給此高速加法器一高頻訊號,一個鎖相迴路亦包含其中。此外基於量測考量,降頻及自我產生測試訊號的測試電路也是此計劃的一個重點。 In this thesis, we present a 32bit Han-Carlson adder that operates at 2.56GHz and is based on TSMC 0.18um bulk CMOS technology. In this work, we optimize the substrate bias of the adder core to achieve a low power-delay product for low power and high speed purposes, and use a post-manufacture tunable clock structure that manipulates the clock at post-fabrication stage to compensate for the process dependent violation to the timing. Simulation results have shown that the substrate-bias optimization results in a 37% of power delay improvement and utilization of tunable delay elements achieve 50 ps of almost linear clock tunability. A phase-locked loop and simple testing circuit also integrate into the chip for timing robustness and measurement purpose. Experiment results show the adder can successfully operate at 2.56GHz working frequency with 1.8V supply voltage. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/24600 |
全文授權: | 未授權 |
顯示於系所單位: | 電子工程學研究所 |
文件中的檔案:
檔案 | 大小 | 格式 | |
---|---|---|---|
ntu-94-1.pdf 目前未授權公開取用 | 1.22 MB | Adobe PDF |
系統中的文件,除了特別指名其著作權條款之外,均受到著作權保護,並且保留所有的權利。