以數位式時脈及資料回復技術實現之晶片內序列傳輸電路

Abstract

系統晶片(System-on-chip)積體電路的晶片內聯結方法有兩種類型，第一種是採用共用匯流排的架構來連接所有的元件，這是系統單晶片積體電路最常使用的方法。第二種是以序列傳輸(Serial transmission)的方式做為晶片內資料傳輸的架構。然而當製程進步到0.18微米以下，使用匯流排的架構會有大量的繞線面積、嚴重的信號偶合和劇烈的接線延遲等問題，這些問題造成積體電路設計上的困難，所以，我們採用序列傳輸的方式來做為實體層的連結方法。但是我們之前的解決方法並不是只有單一接線，而是會有兩條接線，在大型複雜的系統單晶片中，要控制兩條接線的傳輸延遲和信號的互相干擾是很困難的，因此，本論文提出以時脈及資料回復技術來實現晶片內的序列傳輸電路。 未來的系統單晶片中資料的傳送，已經不再是如傳統的解決邏輯功能的運算，而是演變成通訊的問題，本論文提出以通訊系統中常用的時脈及資料回復技術為基礎，設計出適合於系統單晶片的序列傳輸電路。這個技術在實體電路上只有單一接線，除了解決了兩條接線的傳輸延遲和信號的互相干擾的問題，同時，也降低了繞線的複雜度。最後，本論文採用聯電0.18微米1P6M製程來分別實現傳送端和接收端的電路，電路面積分別為93um*91um及140um*140um，再整合成一個序列傳輸的電路。