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  1. NTU Theses and Dissertations Repository
  2. 重點科技研究學院
  3. 積體電路設計與自動化學位學程
請用此 Handle URI 來引用此文件: http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/101711
標題: 適用於氮化鎵LLC諧振轉換器之具有閘極振鈴抑制及可調式空白時間控制之閘極驅動積體電路
A Gate Driver IC with Gate Ringing Suppression and Adaptive Dead-Time Control for GaN-Based LLC Resonant Converter
作者: 莊心慈
Hsin-Tzu Chuang
指導教授: 陳景然
Ching-Jan Chen
關鍵字: 氮化鎵,閘極驅動器閘極振鈴抑制自適應死區時間控制LLC 諧振轉換器零電壓切換
Gallium Nitride (GaN),Gate DriverGate Ringing SuppressionAdaptive Dead-Time Control (ADTC)LLC Resonant ConverterZero-Voltage Switching (ZVS)
出版年 : 2026
學位: 碩士
摘要: 氮化鎵高電子遷移率電晶體憑藉其優異的切換特性,已成為實現高頻與高功率密度轉換器的關鍵技術。然而,要充分發揮氮化鎵元件的潛力,面臨著嚴峻的驅動挑戰。氮化鎵極快的切換速度與電路寄生電感交互作用,容易引發嚴重的閘極電壓振鈴;考慮到氮化鎵嚴格的閘極崩潰電壓限制,這嚴重威脅了元件的可靠度。此外,在如 LLC 等諧振拓撲中,傳統的固定死區時間設定往往導致過長的反向導通損耗或災難性的直通電流。現有的數位自適應解決方案通常存在收斂速度慢的問題,且缺乏實現完整軟切換管理所需的高側偵測能力。
為解決上述問題,本論文提出了一款全整合式閘極驅動晶片。本首先,本論文提出了一種閘極振鈴抑制機制。該機制透過具有自終止特性的高側電流模式架構實現,能夠主動抑制寄生振盪,從而在不增加靜態功耗的情況下實現可靠運作。其次,提出了雙邊自適應死區時間控制技術。透過即時檢測開關轉換,該控制器逐週期優化死區時間,有效消除直通風險並最大限度地降低體反向導通損耗。
本論文之晶片採用 TSMC 0.18 µm HV BCD 製程。基於 500 kHz、120 W 48V 轉 12V 規格之氮化鎵 LLC 轉換器設計,量測結果驗證了閘極振鈴抑制的效能;在 48V 輸入條件下,本設計無需外部阻尼電阻即成功消除了振盪。此外,在降壓測試條件下,自適應死區控制器在不同負載中皆能成功調節死區時間,與傳統固定死區方案相比,顯著提升了系統效率與可靠度。
Gallium Nitride (GaN) HEMTs have become a key technology for high-frequency converters due to their superior switching characteristics. However, driving GaN devices presents significant challenges. The high switching speed, coupled with parasitic inductances, often induces severe gate ringing. Furthermore, in LLC resonant converters, fixed dead-time settings typically result in excessive reverse conduction losses or catastrophic shoot-through. Existing adaptive solutions often suffer from slow convergence and lack the necessary high-side sensing capability.
To address these, this thesis presents a fully integrated gate driver. First, a gate ringing suppression mechanism is proposed. Implemented via a high-side current-mode architecture with self-termination, this design actively damps parasitic oscillations, achieving reliable operation without static power dissipation. Second, a dual-sided adaptive dead-time control (ADTC) technique is introduced. By detecting switching transitions in real-time, the controller optimizes the dead-time duration cycle-by-cycle, effectively eliminating shoot-through risks and minimizing reverse conduction losses.
The proposed chip is fabricated using TSMC 0.18-μm HV BCD technology. Experimental results from a 500 kHz, 120 W 48V to 12V GaN-based LLC resonant converter design validate the efficacy of gate ringing suppression; at 48 V input, the proposed architecture successfully eliminates oscillations without the need for external damping resistors. Additionally, the adaptive controller is verified under scaled-down operating conditions to successfully regulate dead-time across different loads, significantly improving efficiency and reliability compared to fixed dead-time solutions.
URI: http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/101711
DOI: 10.6342/NTU202600439
全文授權: 未授權
電子全文公開日期: N/A
顯示於系所單位:積體電路設計與自動化學位學程

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