一個每秒25億次轉換使用不完全趨穩技巧高速導管式類比數位轉換器伴隨基數偵測

Abstract

本論文使用不完全趨穩態的技巧，並提出了背景基值偵測來實現一個六位元、每秒二十五億次取樣的導管式類比數位轉換器。不完全趨穩的技巧伴隨著背景基值偵測電路能夠偵測內部真實閉迴路增益，以達到降低類比數位轉換器中運算放大器對於增益和頻寬的需求從而降低運算放大器的功率消耗。 本晶片使用台積電 40nm CMOS一般製程製作。根據模擬結果，在2.5 GS/s 的轉換率下，當輸入頻率為1.25 GHz時，SNDR和SFDR分別為34.3 dB和44.6 dB。在1 V的電壓和1 GS/s的轉換率下的功率消耗為100 mW。全部的晶片面積大小為0.7 mm2，然而主動電路所占的面積只有0.12 mm2。

This thesis adopts incomplete-settling technique with proposed background radix detector to realize 6-bit, 2.5GS/s single channel sub-radix pipelined ADC. A background radix detector is proposed to detect stage gain so that low-gain and low-bandwidth opamp can be utilized to conserve power consumption of opamp. This prototype ADC is fabricated in TSMC 40nm CMOS general-process. According to post-layout simulation results, this prototype ADC SNDR and SFDR are 34.3dB and 44.6dB at 2.5GS/s with 1.25GHz input frequency. The power consumption is 100mW at 1 V supply voltage and 2.5GS/s sampling rate. Active area is 0.12 mm2, and whole chip with pads occupies 0.7 mm2.