一個使用三個提升速度的方法之九十奈米十位元每秒取樣兩億兩千萬次的逐漸趨近式類比數位轉換器

Abstract

本論文提出三個應用於逐漸趨近式類比數位轉換器的電路設計技術，並且基於所提出的技術實現一個使用九十奈米製程的單通道十位元每秒取樣兩億兩千萬次的非同步逐漸趨近式類比數位轉換器。第一個技術為加倍分解MSB電容法，此技術為將MSB電容拆成四等分，以降低MSB電容的充、放電時間，進而讓DAC電壓更快穩定，使動態比較器可以越快開始比較，進而降低ADC的轉換時間，以提升ADC的取樣率，此外，使用這個方法電容在切換時其正端電容上板電壓和負端電容上板電壓的平均值相對其他沒有使用這個方法的正端負端電容上板電壓的平均值，此方法的正端負端電容上板電壓平均值的變動較小，因此比較器的動態偏移會變小。第二個技術為改善動態比較器的架構，使動態比較器的比較速度更快，進而提升ADC的取樣率。第三個技術為改善的數位控制電路，用來更快地對比較器進行重置和開啟比較，使ADC的取樣率上升。 本設計使用台積電90-nm UTM CMOS製程來製作晶片，其核心面積約為0.023mm2。佈局後模擬結果顯示，此設計在電源供應電壓為1伏特時與取樣率220MS/s的情況下，總消耗功率為1.93mW，有效位元為9.9068 bits，每次資料轉換所消耗的能量為9.14fJ。DNL 與INL分別為 +0.098/-0.432 LSB與 +0.252/-0.304 LSB。