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DC 欄位 | 值 | 語言 |
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dc.contributor.advisor | 曹恆偉 | |
dc.contributor.author | Chi-Chao Lin | en |
dc.contributor.author | 林啟超 | zh_TW |
dc.date.accessioned | 2021-06-15T00:37:33Z | - |
dc.date.available | 2012-11-25 | |
dc.date.copyright | 2008-11-25 | |
dc.date.issued | 2008 | |
dc.date.submitted | 2008-11-19 | |
dc.identifier.citation | 參考文獻
[1] Chih-Cheng Lin,“The Clock Generator using MDLL technique”,MS Thesis,Dpt of Electrical Engineering , National Taiwan University,January, 2007. [2] B. Razavi, Design of Analog CMOS Integrated Circuit Design, New York: McGraw-Hill, 2001. [3] Chorng-Sii Hwang, “ Design and Application of CMOS DLL in Clock Synthesizers and Time-to-Digital Converters, PHD thesis, Dpt of Electrical Engineering,National Taiwan University,July,2003. [4] Keng-Jan Hsiao,”a DLL-based frequency multiplier for MBOA-UWB system , MS Thesis,Dpt of Electrical Engineering,National Taiwan University,July,2007 [5] R. Farjad-Rad, W. Dally, H.-T. Ng, R. Senthinathan, R. Rathi, M.-J.E. Lee and J. Poulton, “A Low-power Multiplying DLL for Low-jitter Multigigahertz Clock Generation in Highly Integrated Digital Chips,” IEEE J. Solid-State Circuits, Vol. 37, no. 12, pp. 1804-1812, Dec. 2002. [2] Hsiang-Hui Chang, Jyh-Woei Lin, Ching-Yuan Yang, Shen-Iuan Liu, “A wide-range delay-locked loop with a fixed latency of one clock cycle”, IEEE Journal of Solid-State Circuits, Volume 37, Issue 8, Aug. 2002 [6] Y. Moon, J. Choi, K. Lee, D. K. Jeong and M. K. Kim, “An all–analog Multiphase Delay-locked Loop Using a Replica Delay Line for Wide-range Operation and Low-jitter Performance,” IEEE J. Solid-State Circuits, vol. 35, pp. 377-384, Mar, 2000. [7] Hsiang-Hui Chang, Jyh-Woei Lin, Ching-Yuan Yang, Shen-Iuan Liu, “A wide-range delay-locked loop with a fixed latency of one clock cycle”, IEEE Journal of Solid-State Circuits, Volume 37, Issue 8, Aug. 2002 Page(s):1021 - 1027 [8] Jian Zhou, Huiting Chen “A 1GHz 1.8 Vmonolithic CMOS PLL with improved locking”, Proceedings of the 44th IEEE 2001 Midwest Symposium on Circuits and Systems, Volume 1, 14-17 Aug. 2001 [9] Chao Ching Hung,“Design of a CMOS Delay-locked-loop for clock generation applications,MS Thesis,Dpt of Electrical Engineering,National Taiwan University,July, 2005 [10] X.P.Yu, M.A.Do,L.Jia, J.G.Ma , K.S.Yeo,“ Design of a Low power Wide-Band High Resolution Programmable Frequency Divider ,IEEE,2005. [11] Ye Sheng; L .Jansson.; I.Galton, “A multiple-crystal interface PLL with VCO realignment to reduce phase noise,” IEEE J. Solid-State Circuits, vol. 37, no.12, pp. 1795-1803, Dec.2002 | |
dc.identifier.uri | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/41921 | - |
dc.description.abstract | 傳統的倍頻延遲鎖定迴路(Multiplying Delay-Locked Loop, MDLL)使用循環式延遲線(Cyclic Delay Line)為主要電路架構,其鎖定行為需要一個外部重置信號,讓系統在開啟或改變外部倍頻數時,從最小延遲開始操作,否則系統總延遲將不會落在鎖定範圍內,造成迴路無法鎖定或諧波鎖定的情況產生。
本論文第三章提出的倍頻延遲鎖定迴路,使用新設計的頻率偵測器與改良式的多工器選擇邏輯電路,再加上一個模態選擇電路來解決上述提到的問題並改進低頻輸出的時脈抖動表現。第四章提出另一個改良版本的倍頻延遲鎖定迴路,經由設計一個非常簡化的鎖定/頻率偵測器以取代第三章提出的頻率偵測器與鎖定偵測器,一個快速鎖定的寬頻時脈產生器得以完成,而且不需要任何外部重置信號。為了實現一個良好輸出表現的寬頻時脈產生器,使用新設計的可調整電流式電荷幫浦,能固定住延遲鎖定迴路的迴路頻寬以達成上述目標。 我們使用互補式金氧半電晶體0.35μm的製程來實做晶片。本設計可以產生50~500MHz的輸出時脈,不需額外的重置電路即可將迴路鎖定在所需的輸出時脈頻率,並可避免諧波鎖定或無法鎖定的情況發生。由於此設計不需外部信號來重置系統初始總延遲,且可以任意改變倍頻數以切換操作頻率,故可以相容於一般鎖相迴路系統。 | zh_TW |
dc.description.abstract | The traditional multiplying delay locked loop(MDLL) uses cyclic delay line as its main architecture. The locking behavior needs an external reset signal to let the system start from minimal delay initially or when multiplication factor is required to change.
The proposed MDLL in chapter 3 has a new frequency detector and mux control logic with added mode selection circuit to solve the problem above. Therefore, a wide range clock generator can be achieved with small peak-to-peak output jitter. Another modified version of MDLL is proposed in chapter 4 with a quite simplified lock/frequency detector to take the place of frequency detector and lock detector designed in chapter 3. Therefore, a fast-locking wide range clock generator is accomplished without any need of external reset signal. Additionally, to implement a wide range clock generator with very small output jitter, a new charge pump with adaptive supply current will be designed to fix the loop bandwidth of delay locked loop to achieve the target above. These chips are designed in 0.35um CMOS process. A wide range clock generator is proposed with frequency ranging from 50MHz to 500MHz. Any external reset signal is unnecessary to set the total delay of system minimal delay and the MDLL system is able to operate at appropriate frequency avoiding any harmonic locking or false condition. With arbitrarily multiplication factor to switch operation frequency to required one, the proposed architecture will be able to be integrated to any phase locked loop system easily. | en |
dc.description.provenance | Made available in DSpace on 2021-06-15T00:37:33Z (GMT). No. of bitstreams: 1 ntu-97-R94943081-1.pdf: 2321772 bytes, checksum: ae16053169337d7dd485bd0ec7b78b1f (MD5) Previous issue date: 2008 | en |
dc.description.tableofcontents | 目錄
論文審定書(中文) i 論文審定書(英文) iii 誌謝 v 中文摘要 vii Abstract ix 目錄 xi 圖片目錄 xiii 表格目錄 xvi 第一章 緒論 1 1.1 動機 1 1.2 論文架構 2 第二章 延遲鎖定迴路 3 2.1 基礎理論與架構 3 2.1.1 延遲鎖定迴路的特性 3 2.1.2 迴路特性分析 5 2.2 延遲鎖定迴路的組成方塊 8 2.2.1 壓控延遲線 8 2.2.2 相位偵測器 10 2.2.3 電荷幫浦 13 2.3 延遲鎖定迴路的應用 16 2.3.1 頻率合成器 16 2.3.2 倍頻延遲鎖定迴路 17 2.3.3 時脈修正電路 18 第三章 使用倍頻延遲鎖定迴路技巧的時脈產生器 19 3.1 循環式倍頻延遲鎖定迴路的時脈產生器 20 3.2 延遲鎖定迴路相關應用的擷取範圍問題 23 3.2.1 傳統延遲鎖定迴路的諧波鎖定問題 23 3.2.2 循環式倍頻延遲鎖定迴路的鎖定範圍 25 3.2.3 解決循環式倍頻延遲鎖定迴路之鎖定範圍的方法 28 3.2.4 改良後的倍頻延遲鎖定迴路架構 30 3.3 電路組成元件 32 3.3.1 壓控延遲線 32 3.3.2 相位偵測器 34 3.3.3 改良式的電荷幫浦 34 3.3.4 多工器選擇邏輯 35 3.3.5 頻率偵測器 36 3.3.6 鎖定偵測器 37 3.3.7 可重新載入可程式化計數器 37 3.3.8 模態選擇電路 39 3.3.9 迴路電容Cc的選取 39 3.4 模擬結果與量測環境 40 3.4.1 電荷幫浦平均電流vs相位偏移 40 3.4.2 壓控延遲線延遲vs控制電壓 41 3.4.3 鎖定程序 42 3.4.4 輸出時脈抖動表現 43 3.4.5 系統規格(Ⅰ) 44 3.4.6 量測環境與測試考量 45 3.4.7 佈局圖 46 3.5 本章結論 46 第四章 使用倍頻延遲鎖定迴路技術之固定頻寬可倍數化時脈產生器 47 4.1 系統架構與組成元件 48 4.1.1 鎖定/頻率偵測器 49 4.1.2 可調整電流式電荷幫浦 53 4.1.3 其餘的電路模組 55 4.2 模擬結果與量測環境 56 4.2.1 延遲線延遲vs控制電壓(Vc) 56 4.2.2 電荷幫浦平均電流vs相位偏移 57 4.2.3 電荷幫浦平均電流vs控制電壓 58 4.2.3 鎖定程序 58 4.2.5 輸出時脈抖動表現 60 4.2.6 相位雜訊模擬 61 4.2.7 系統規格(Ⅱ) 65 4.2.8 量測環境與測試考量 66 4.2.9 佈局圖 66 4.3 本章結論 69 第五章 總結與展望 70 5.1 總結 70 5.2 展望 71 參考文獻 72 圖片目錄 圖 1 電荷幫浦式鎖相迴路架構 3 圖 2 延遲鎖定迴路方塊圖 4 圖 3 延遲鎖定迴路的鎖定過程 4 圖 4 第二型(Type Ⅱ)延遲鎖定迴路的s-domain模型 5 圖 5 開(閉)迴路響應波德圖 7 圖 6 雜訊模型 7 圖 7 虛擬差動延遲單元 8 圖 8 餓流式延遲單元 9 圖 9 並聯式延遲單元 9 圖 10理想的Vout和Δψ轉換圖 10 圖 11非理想的Vout和Δψ轉換圖 10 圖 12典型的相位頻率偵測器 11 圖 13使用靜態邏輯的相位偵測器 12 圖 14動態邏輯相位偵測器 12 圖 15使用放大器補償的電荷幫浦 13 圖 16電流模式的電荷幫浦 14 圖 17改善電荷注入的電荷幫浦架構 14 圖 18多相位頻率合成器 16 圖 19兩倍頻的頻率合成器 17 圖 20倍頻延遲鎖定迴路的架構示意圖 18 圖 21傳統的延遲鎖定迴路 20 圖 22倍頻延遲鎖定迴路示意圖 20 圖 23循環式倍頻延遲鎖定迴路 22 圖 24未鎖定時的時序圖 22 圖 25鎖定時的時序圖 23 圖 26基本的相位偵測器 24 圖 27鎖定範圍示意時序圖 24 圖 28 VCDL延遲在鎖定範圍內 25 圖 29 VCDL延遲過小 26 圖 30 VCDL延遲過大 26 圖 31鎖定範圍對N的變化圖 28 圖 32 VCDL延遲在鎖定範圍時的操作 28 圖 33 VCDL延遲過小 29 圖 34頻率(延遲)偵測電路 30 圖 35改良後的倍頻延遲鎖定迴路架構圖 30 圖 36 模態切換示意圖 31 圖 37 系統延遲線示意圖 32 圖 38 延遲線 33 圖 39 餓流式延遲單元 33 圖 40 相位偵測器 34 圖 41 改良式的電荷幫浦 35 圖 42 多工器選擇邏輯 35 圖 43 頻率偵測器 36 圖 44 解釋頻率偵測器功能的時序圖 36 圖 45 鎖定偵測器 37 圖 46 可設定倍頻數之計數器 38 圖 47 可載入D型正反器 38 圖 48 模態選擇電路 39 圖 49 電荷幫浦平均電流vs相位偏移 40 圖 50 系統延遲 vs 控制電壓(Vc) 41 圖 51 初始延遲最大的鎖定程序 42 圖 52 初始延遲最小的鎖定程序 42 圖 53 眼圖(500MHz) 43 圖 54 眼圖(100MHz) 43 圖 55 輸出等效模型 45 圖 56 量測環境示意圖 45 圖 57 佈局圖 46 圖 58 創新改良後的倍頻延遲鎖定迴路系統 48 圖 59 鎖定/頻率偵測器 50 圖 60 延遲線延遲過大 50 圖 61 加速機制(延遲較大) 51 圖 62 加速機制(延遲較小) 51 圖 63 接近鎖定時的附載電容效應 52 圖 64 鎖定偵測功能 52 圖 65 固定迴路頻寬示意圖 54 圖 66 改良後的電荷幫浦 54 圖 67 迴路頻寬表現(有無固定頻寬機制) 55 圖 68 延遲對控制電壓(Vc)的關係 56 圖 69 電荷幫浦平均電流vs相位偏移(500MHz) 57 圖 70 電荷幫浦平均電流vs相位偏移(100MHz) 57 圖 71 電荷幫浦平均電流vs控制電壓(Vc) 58 圖 72 鎖定程序(從低頻開始操作) 59 圖 73 鎖定程序(從高頻開始操作) 59 圖 74 眼圖(500MHz) 60 圖 75 眼圖(100MHz) 60 圖 76 環形振盪器模式下的相位雜訊(508MHz) 62 圖 77 在MDLL模式下的相位雜訊(500MHz) 62 圖 78 環形振盪器模式下的相位雜訊(384MHz) 63 圖 79 在MDLL模式下的相位雜訊(384MHz) 63 圖 80 環形振盪器模式下的相位雜訊(64MHz) 64 圖 81 在MDLL模式下的相位雜訊(64MHz) 64 圖 82 佈局圖 66 表格目錄 表1系統規格(Ⅰ) 44 表2系統規格(Ⅱ) 65 表3系統規格比較表 67 表4電路複雜度比較表 68 | |
dc.language.iso | zh-TW | |
dc.title | 倍數延遲鎖定迴路之寬頻時脈產生器 | zh_TW |
dc.title | Wide Range Clock Generator Based On Multiplying Delay Lock Loop | en |
dc.type | Thesis | |
dc.date.schoolyear | 97-1 | |
dc.description.degree | 碩士 | |
dc.contributor.coadvisor | 黃崇禧 | |
dc.contributor.oralexamcommittee | 楊?頡,黃昱賢 | |
dc.subject.keyword | 延遲鎖定迴路,循環式脈衝產生法,時脈產生器,鎖定範圍, | zh_TW |
dc.subject.keyword | Delay-Locked Loop,Cyclic Pulse Generation,Clock Generator,Lock Range, | en |
dc.relation.page | 73 | |
dc.rights.note | 有償授權 | |
dc.date.accepted | 2008-11-20 | |
dc.contributor.author-college | 電機資訊學院 | zh_TW |
dc.contributor.author-dept | 電子工程學研究所 | zh_TW |
顯示於系所單位: | 電子工程學研究所 |
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