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| DC 欄位 | 值 | 語言 |
|---|---|---|
| dc.contributor.advisor | 張培仁(Pei-Zen Chang) | |
| dc.contributor.author | Ling-Yi Ding | en |
| dc.contributor.author | 丁領億 | zh_TW |
| dc.date.accessioned | 2021-06-13T04:13:53Z | - |
| dc.date.available | 2007-07-28 | |
| dc.date.copyright | 2006-07-28 | |
| dc.date.issued | 2006 | |
| dc.date.submitted | 2006-07-24 | |
| dc.identifier.citation | 1.http://intra.yuanta.com.tw/PagesA2/89industry/89085400.html
2.S.K Reynolds et al., “A direct-conversion receiver IC for WCDMA mobile systems,” IEEE Journal of Solid-state Circuit, Vol. 38, No. 9, pp1555~1560, 2003. 3.T. Wang, Y.S. Lin and S.S. Lu, “An ultralow-loss and broadband micromachined RF inductor for RFIC input-matching applications,” IEEE Transactions on electron devices, Vol. 53, Issue. 3, pp568~570, 2006. 4.Y.S. Choi, E. Yoon and J.B. Yoon, “ Encapsulation of the micromachined air-suspended inductors,” Microwave Symposium Digest, 2003 IEEE MTT-S International, Vol.3, pp.1637~1640, 2003. 5.J.N. Burghartz, “Progress in RF inductors on silicon-understanding substrate losses,” IEEE Electron Devices Meeting, 1998. IEDM '98 Technical Digest., International, pp.523~526, 1998. 6.L. Canham, Properties of porous silicon, IEE, pp.169, 1997. 7.C.M. Nam and Y.S. Kwon, “High-performance planar inductor on thick oxidized porous silicon (OPS) substrate,” IEEE Microwave and Guided Wave Letters, Vol.7, Issue 8, pp.236~238, 1997. 8.M.J. Yu, Y.J. Chan, L.H. Laih, and J.W. Hong, “Improved microwave performance of spiral inductors on Si substrates by chemically anodizing a porous silicon layer,” Microwave and Optical Technology Letters, Vol.26, Issue 4 , pp. 232 ~234, 2000. 9.A.S. Royet, R. Cuchet, D. Pellissier, P. Ancey, “On the investigation of spiral inductors processed on Si substrates with thick porous Si layers,” ESSDERC 2003, pp.111 – 114, 2003. 10.傅煥仁,多孔矽製程應用在矽基晶片上高頻電感器之研究,國立清華大學電子工程研究所碩士論文,民國八十八年。 11.http://science.nasa.gov/newhome/help/glossfig1.htm 12.T.H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, Cambridge University Press, 2003. 13.C. P. Yue and S.S. Wong, “Design strategy of on-chip inductors for highly integrated RF systems,” Annual ACM IEEE Design Automation Conference, pp.982~987, 1999. 14.鄭英周,積體電路相容微機電技術及其在微光學鏡面裝置上的應用,國立台灣大學機械工程研究所博士論文,民國九十二年。 15.C.P. Yue, C. Ryu, J. Lau, T.H. Lee and S.S. Wong, “A physical model for planar spiral inductors on silicon,” International Electron Devices Meeting Technical Digest, pp155~158, 1996. 16.M. Park, S. Lee, C.S. Kim, H.K. Yu and K.S. Nam, “The detailed analysis of high Q CMOS-compatible microwave spiral inductors in silicon technology,” IEEE Electron Devices, Vol.45, Issue 9, pp.1953~1959, 1998. 17.C. Nimit, Three-dimensional Micromachined On-chip Inductors for High Frequency Appliactions, A dissertation of the department of electrical and computer engineering of the Louisiana State University and Agricultural and Mechanical College, 2002. 18.Y.E. Chen, D.Bien, D. Heo and J. Laskar, “Q-enhancement of spiral inductor with N+-diffusion patterned ground shields,” Microwave Symposium Digest, 2001 IEEE MTT-S International, Vol.2, pp.1289~1292, 2001. 19.http://www.c-science.com/txt/tc/te/mp/980402te.htm 20.http://www.azom.com/details.asp?ArticleID=529 21.A. Foucaran, F. Pascal-Delannoy, A. Giani, A. Sackda, P. Combette and A. Boyer, “Porous silicon layers used for gas sensor applications,” Thin Solid Films, Vol.297, No.1,1, pp. 317-320, 1997. 22.L. Canham, Properties of porous silicon, IEE, pp.380, 1997. 23.L. Canham, Properties of porous silicon, IEE, pp.5~14, 1997. 24.http://www.techfak.uni-kiel.de/matwis/amat/poren/poreover.html 25.http://physicsweb.org/articles/world/14/7/11/1/pw1407111 26.L. Canham, Properties of porous silicon, IEE, pp.14~86, 1997. 27.L. Canham, Properties of porous silicon, IEE, pp.121~147, 1997. 28.D. J. Lockwood, G. C. Aers, L. B. Allard, B. Bryskiewicz, S. Charbonneau, D. C. Houghton, J. P. McCaffrey and A. Wang, ” Optical properties of porous silicon,” Canadian Journal of Physics, Vol. 70, No. 10~11, p. 1184~1193, 1985. 29.Leigh Canham, Properties of porous silicon, IEE, pp.234~237, 1997. 30.Leigh Canham, Properties of porous silicon, IEE, pp.165~173, 1997. 31.K. Grigoras and V. Pa ebutas, “Porous silicon fabrication technique for large area devices,” Review of Scientific Instruments, Vol.67, Issue 6, pp. 2337~2338, 1996. 32.R. Jarimavičiūtė-Žvalionienė, V. Grigaliūnas, S. Tamulevičius and A. Guobienė, “Fabrication of Porous Silicon Microstructures using Electrochemical Etching,” Materials science, Vol.9, No.4. pp.317~320, 2003. 33.L. Canham, Properties of porous silicon, IEE, pp.4, 1997. 34.O. Bisi, “Porous silicon: a quantum sponge structure for silicon based optoelectronics,” Surface science reports, vol.38, issue 1~3, pp.1, 2000. 35.R. L. Smith and S. D. Collins, “Porous silicon formation mechanisms,” Journal of Applied Physics, Vol.71, Issue 8, pp. R1-R22, 1992. 36.L. Canham, Properties of porous silicon, IEE, pp.78, 1997. 37.G. Stojanovic, L. Živanov, M. Damjanovic, “Compact Form of Expressions for Inductance Calculation of Meander Inductors,” Serbian Journal of Electrical Engineering, Vol. 1, No.3, pp.57 - 68, 2004. | |
| dc.identifier.uri | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/32708 | - |
| dc.description.abstract | 隨著無線通訊系統的發展與進步,人們對訊息的需求量愈大,電磁波所載之訊息量勢必提高,跟著影響的便是電子產品的操作頻率,故提高操作頻率已經成為不可避免之趨勢,但是隨著操作頻率的提高,相對於矽基射頻元件卻帶來嚴重的影響,本研究首要之課題便是改善矽基射頻元件因為操作頻率提高所造成之能量損失。
矽基材仍是目前的半導體元件之主流,但是在高頻時,矽基材與半導體元件之間的寄生效應所造成之能量損失,使得元件之品質因子低落,此狀況一直都是矽基射頻元件最大的缺陷,雖然造成半導體元件之品質因子低落的原因,不單純僅為基材之寄生效應,尚有元件之形狀及金屬的導電率等等,但是由於半導體廠的製程持續地進步下,其製程上之因素已經不再是重點,所以基材之寄生效應儼然成為降低半導體元件之品質因子的主要原因。 矽基材造成半導體元件之品質因子低落的主要原因在於元件中流動的電流會引發磁場,而磁場貫穿矽基材後,在其中衍生反向的渦電流,使得品質因子降低,此種問題在高頻段時特別嚴重,因為渦電流的強度與磁場的變化率呈現線性關係。此外元件與基材之間的寄生電容效應亦會直接影響其自振頻率和導致電場耦合而消耗能量。本研究所提出之方法為利用CMOS相容之微機電製程,將矽基材改造成多孔矽,使得反向之渦電流不易產生於矽基材當中,直接地解決矽基材對半導體元件的不良影響。 | zh_TW |
| dc.description.abstract | With the rapid growth of wireless communication system, the operation frequency is raised again and again. Although raising the operation frequency could load more data, it is not good for CMOS passive devices because of its substrate-loss.
Silicon a stable material is used for CMOS process but the parasitic effect which between silicon substrate and CMOS passive devices decreases the quality factor of CMOS passive devices at high frequency. The parasitic effect is induced at high frequency; the magnetic flux which penetrates the silicon substrate induces inverse eddy current. The qulity factor of CMOS passive devices will decrease because of the inverse eddy current. A high resistivity material can’t easily induce inverse eddy current so gallium arsenide is suitable for RF devices than silicon. Gallium arsenide maybe a good substrate but it can’t integrate all circuits on a chip. If we want to achieve SOC, we should only choice silicon. This thesis transforms silicon substrate into porous silicon substrate in order to improve the characteristics of RF CMOS devices. Electrochemistry etching is used to form a porous silicon layer on the silicon substrate, which provides a low-loss substrate and better quality factor. In this study, a novel CMOS-compatible porous silicon process is used to transform the silicon substrate and improve the characteristics of RF CMOS devices. | en |
| dc.description.provenance | Made available in DSpace on 2021-06-13T04:13:53Z (GMT). No. of bitstreams: 1 ntu-95-R93543071-1.pdf: 9790862 bytes, checksum: d02a0776305e723e58f3e4d5daa68008 (MD5) Previous issue date: 2006 | en |
| dc.description.tableofcontents | 目 錄
中文摘要 i Abstract ii 謝 誌 iii 目 錄 v 圖目錄 viii 表目錄 xiv 第1章 緒論 1 1.1 研究動機 1 1.2 文獻回顧與探討 4 1.3 論文架構 8 第2章 矽基射頻元件之介紹 10 2.1 矽基電感器之等效電路模型 11 2.2 矽基射頻電感器之品質因子 14 2.3.1 品質因子的計算 14 2.3.2 影響品質因子的因素 14 2.3.3 矽基電感器之模擬 16 2.3 低損耗之矽基射頻電感 18 2.3.1 微機電製程加工 18 2.3.2 非微機電製程加工 25 第3章 多孔矽之介紹與製作 28 3.1 多孔矽的生成與種類 28 3.1.1 多孔矽結構之生成機制 28 3.1.2 多孔矽結構之種類 30 3.2 多孔矽之材料性質 31 3.2.1 孔隙率與厚度 31 3.2.2 多孔矽結構之楊氏係數 32 3.2.3 多孔矽結構之介電常數 33 3.2.4 多孔矽之電阻率 35 3.3 多孔矽之製作 36 3.3.1 多孔矽製作之製程 36 3.3.2 影響多孔矽製作之參數 36 第4章 實驗介紹 43 4.1 矽基射頻電感器之製作 45 4.2 多孔矽製程 48 4.2.1 多孔矽製程之設備 48 4.2.2 多孔矽之製作 51 4.3 CMOS相容之多孔矽製程 54 第5章 實驗與量測之結果 57 5.1 矽基射頻電感器之製作與量測結果 57 5.1.1 電感器之製程結果 57 5.1.2 電感器之量測結果 61 5.2 多孔矽之製作結果與材料性質量測 65 5.2.1 多孔矽之製作結果 65 5.2.2 多孔矽之表面量測結果 69 5.2.3 多孔矽之片電阻值量測 72 5.2.4 多孔矽之楊氏係數量測 73 5.3 基材改造之結果與量測 75 5.3.1 基材改造後之結果 75 5.3.2 基材經改造後之量測結果 78 5.4 結果討論 82 5.5 未來工作 87 參考資料 88 圖目錄 圖 1.1 WCDMA前端射頻積體電路[2] 2 圖 1.2基材中衍生之反向渦電流 3 圖 1.3 Choong-Mo Nam等人將電感製作於氧化的多孔矽上 5 圖 1.4 電感品質因子之比較 5 圖 1.5 A.S. Royet等人所製作的電感之頗面圖 6 圖 1.6 品質因子之比較 6 圖 1.7 電感器之截面圖 7 圖 1.8 底材改造前後之品質因子比較 7 圖 1.9 論文架構 9 圖 2.1 電磁波之頻段 10 圖 2.2 矽基電感之等效電路模組 11 圖 2.3 矽基電感器之截面等效電路示意圖 11 圖 2.4 空心平面螺旋電感器 12 圖 2.5 (a)實心螺旋電感器、(b) 單層曲折型電感器 13 圖 2.6 繞線圈數造成品質因子與頻率的關係 15 圖 2.7 HFSS模擬空心平面螺旋電感之模型 17 圖 2.8 模擬之結果 17 圖 2.9 掏空矽基材之晶片,(a)正面、(b)背面 19 圖 2.10 透過ICP將矽基材掏空之製程流程 19 圖 2.11 電感墊高之示意圖 20 圖 2.12 電感之實圖 20 圖 2.13 電感製作流程 21 圖 2.14 電感墊高的高度之最佳化模擬 22 圖 2.15 三維立體螺旋管型電感 23 圖 2.16 三維立體螺旋管型電感之實圖 23 圖 2.17 三維立體電感之製程流程 24 圖 2.18 不同圖形之品質因子比較 25 圖 2.19 不同的Pattern Ground Shield 26 圖 2.20 利用離子植入降低基材損耗 26 圖 2.22 基材改造後之射頻電感器概念圖 27 圖 3.1 矽晶片表面與電化學蝕刻溶液之反應示意圖 29 圖 3.2 在電流密度與晶片摻雜之影響下產生不同種類之多孔矽 30 圖 3.3 多孔矽依孔洞大小之分類 30 圖 3.4 楊氏係數與相對密度之關係 32 圖 3.5多孔矽之結構分佈 34 圖 3.6 介電常數與孔隙率之關係 34 圖 3.7 多孔矽製程之示意圖 36 圖 3.8 電流密度與非等向性蝕刻之關係 37 圖 3.9 電流密度與孔洞大小之關係 37 圖 3.10晶格方向、晶片摻雜種類不同與照光與否對多孔矽之影響,(a)為n-(100) dark、(b) n-(110)dark、(c) n-(100) light、(d) p+、(e) n+ (100) dark、(f) p- 38 圖 3.11 (a) p型矽晶片、(b) n型矽晶片中施加之電壓與電流比 39 圖 3.12 施加之電壓與電流比 39 圖 3.13 不同的多孔矽深度下電流密度對孔隙率的影響 40 圖 3.14 不同的氫氟酸濃度下電流密度對孔隙率之影響 40 圖 3.15 (a) 13.2mA/cm2,(b) 18.4mA/cm2, (c) 26.3mA/cm2, (d) 39.5mA/cm2 41 圖 4.1 TSMC之CMOS製程示意圖 43 圖 4.2 實驗流程 44 圖 4.3 矽基射頻雙層螺旋電感器之佈局 45 圖 4.4 單層曲折型電感器的佈局 45 圖 4.5 單層S型電感器的佈局 46 圖 4.6 單層八角型電感器的佈局 46 圖 4.8 Dummy Pad與Groung之佈局 46 圖 4.7 矽基射頻電感器之製作流程(單層電感器則到步驟C既可) 47 圖 4.9電化學蝕刻之設備[32](a)設備之架構(b)設備之剖面 48 圖 4.10 鐵弗龍容器設計圖 49 圖 4.11 鐵弗龍容器之分解圖 49 圖 4.12 鐵弗龍容器之上視圖 50 圖 4.13 鐵弗龍容器之組裝 50 圖 4.14 因電流密度不均,而產生之多孔矽 51 圖 4.15 (a)溶液為氫氟酸與乙醇組成,(b)溶液為氫氟酸與水組成 52 圖 4.16 (a)氫氟酸濃度為四分之一,(b)氫氟酸濃度為二分之ㄧ 52 圖 4.17 CMOS相容之多孔矽製程 54 圖 5.1 雙層矽基電感器之製造 57 圖 5.2 矽基雙層螺旋型電感器 58 圖 5.3 單層矽基電感器之製作 58 圖 5.4 單層曲折型電感器 59 圖 5.5 單層S型電感器 59 圖 5.6 單層八角型電感器 60 圖 5.7 AGILENT 8722ES網路分析儀之架構 61 圖 5.8 模擬軟體ADSMomentum之介面 61 圖 5.9 雙層螺旋型電感器之量測結果 62 圖 5.10 單層曲折型電感器之量測結果 63 圖 5.11 單層S型電感器之量測結果 63 圖 5.12 單層八角型電感器之量測結果 64 圖 5.13 光學顯微鏡下之多孔矽結構 65 圖 5.14 網絡狀之多孔矽結構 66 圖 5.15 微米級多孔矽SEM圖 66 圖 5.16 奈米級之多孔矽SEM圖 67 圖 5.17 高倍率之SEM圖 67 圖 5.18 多孔矽薄膜之截面 68 圖 5.19 XRD分析圖 68 圖 5.20 多孔矽之晶片 70 圖 5.21表面1之原子力顯微鏡量測 70 圖 5.22 Line1之橫截面 71 圖 5.23 表面1之3D圖 71 圖 5.24 表面2之原子力顯微鏡量測 71 圖 5.25 Line2之橫截面 72 圖 5.26 表面2之3D圖 72 圖 5.27 四點探針儀 73 圖 5.28 奈米壓痕儀 74 圖 5.29 基材改造後之電感器 75 圖 5.30 經基材改造後之曲折型電感器 76 圖 5.31 經基材改造後之S型電感器 76 圖 5.32 經基材改造後之八角型電感器 77 圖 5.33 曲折型電感器之局部放大圖 77 圖 5.34 S型電感器局部放大圖 77 圖 5.35 八角型電感器局部放大圖 78 圖 5.36 基材改造後之單層曲折型電感器的量測結果Ⅰ 79 圖 5.37 基材改造後之單層曲折型電感器的量測結果Ⅱ 79 圖 5.38 基材改造後之單層S型電感器的量測結果Ⅰ 80 圖 5.39 基材改造後之單層S型電感器的量測結果Ⅱ 80 圖 5.40 基材改造後之單層八角型電感器的量測結果Ⅰ 81 圖 5.41 基材改造後之單層八角型電感器的量測結果Ⅱ 81 圖 5.42 曲折型電感器之示意圖 83 圖 5.43 HFSS模擬單層曲折型矽基射頻電感器 84 圖 5.44 模擬結果之史密斯圖 84 圖 5.45 基材改造前後之單層曲折型電感器的量測結果比較(紅色為改造前,藍色為改造後) 85 圖 5.46 基材改造前後之單層S型電感器的量測結果比較 85 圖 5.47 基材改造前後之單層八角型電感器的量測結果比較 86 表目錄 表 1.1矽與砷化鎵之比較[1] 2 表 3.1空隙率的分類 31 表 3.2 多孔矽楊氏係數的量測值 33 表 4.1 保護層之選擇 56 表 5.1 多孔矽之楊氏係數 74 | |
| dc.language.iso | zh-TW | |
| dc.subject | 系統單晶片化 | zh_TW |
| dc.subject | 矽基射頻元件 | zh_TW |
| dc.subject | 多孔矽 | zh_TW |
| dc.subject | 微機電製程 | zh_TW |
| dc.subject | Porous silicon | en |
| dc.subject | RF CMOS devices | en |
| dc.subject | Electro-mechanics system | en |
| dc.subject | System on a chip | en |
| dc.title | 以多孔矽作為矽基射頻元件基材之研究 | zh_TW |
| dc.title | Study on the Low-loss RF CMOS Devices Based on Porous Silicon Substrate | en |
| dc.type | Thesis | |
| dc.date.schoolyear | 94-2 | |
| dc.description.degree | 碩士 | |
| dc.contributor.oralexamcommittee | 楊燿州(Yao-Joe Yang),施文彬(Wen-Pin Shih),李其源(Chi-Yuan Lee) | |
| dc.subject.keyword | 微機電製程,多孔矽,矽基射頻元件,系統單晶片化, | zh_TW |
| dc.subject.keyword | Electro-mechanics system,Porous silicon,RF CMOS devices,System on a chip, | en |
| dc.relation.page | 91 | |
| dc.rights.note | 有償授權 | |
| dc.date.accepted | 2006-07-25 | |
| dc.contributor.author-college | 工學院 | zh_TW |
| dc.contributor.author-dept | 應用力學研究所 | zh_TW |
| 顯示於系所單位: | 應用力學研究所 | |
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|---|---|---|---|
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