寫入模式下減少資料線預充功率之非對稱靜態隨機存取記憶體電路

Abstract

在一個超大型積體電路晶片中，靜態隨機存取記憶體電路往往佔有相當大的面積比例。在下一個世代，可預期移動式裝罝與高效能處理器需求的增加，記憶體電路所佔有的面積也隨之增加。近年來在系統晶片中，低功率的靜態隨機存取記憶體設計講求更高的效能，以及更低的消耗功率。在快取記憶體全部的功率消耗中，以單次寫入所需要的功率最為可觀。由於在記憶體裝置中，位元線、字元線與資料線具有龐大的寄生電容。大部份的低功率靜態隨機存取記憶體設計主要的改良集中在減少線路上的寄生電容與電壓切換的準位。在本論文中我們提出一個可以減少位元線預充功率的非對稱跡記憶體電路，設計概念上是結合兩種不同的結構在一個記憶體單元。實驗結果顯示在記憶體陣列內同一行的寫入預充功率可以減少到九成。