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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/24784
標題: | 內建工作週期修正電路之寬範圍延遲鎖相迴路 A Wide Range Delay Locked-Loop with Built-in Duty Cycle Correction Circuit |
作者: | Feng-Chia Chang 張峰嘉 |
指導教授: | 李泰成(Tai-Cheng Lee) |
關鍵字: | 寬範圍,鎖相迴路,工作週期修正, wide range,DLL,DCC, |
出版年 : | 2008 |
學位: | 碩士 |
摘要: | 隨著高速率且高整合性超大型積體電路的需求成長迅速。持續發展並且不斷微縮的CMOS製程技術讓今日的電路設計師能夠在單一顆內含百萬電晶體的晶片上實現高效率及高複雜度的系統。然而,在如此龐大的系統裡,各子電路之間的同步問題已經成為當前急需解決的問題。
本論文提出了一個具有寬操作範圍、一個週期延遲時間且同時保持50%工作週期的新型延遲鎖定路。本延遲鎖相迴路使用二的次方分之一的壓控延遲線輸出以加大操作範圍且可以避免鎖定失敗或是諧波項鎖定。理論上,本次所提出的延遲鎖相迴路,頻率偵測範圍可達到零至三乘以二的次方乘以輸入頻率週期。在加大偵測範圍的同時,工作週期也可以藉由一半壓控延遲線的輸出資訊來偵測並修正。本電路實現在TSMC 0.35-μm CMOS technology。本電路所佔面積為0.9 x 0.8mm2 ,可操作範圍為300MHz至650MHz,並且於500MHz操作頻率時消耗60mW功率。 With the demand for high-speed and high integration density VLSI systems has grown tremendously, the evolution and continuing scaling of CMOS technologies enable the designers to implement high performance and complex systems on a single chip with millions of transistors and interconnections. However, the synchronization problem has become the most challenging task in such complex systems. This paper presents a novel delay-locked loop (DLL) with wide-range operation, fixed latency of one cycle and still preserve 50% duty cycle. This DLL uses 1/2n outputs of voltage-controlled delay line (VCDL) (n is an integer) to enlarge the Operating frequency range and eliminate stuck or harmonic problem. Theoretically, the operating frequency range of the proposed DLL can be from 0 to 3*2n*Tref, where Tref is the period of input reference clock. Meanwhile, the duty cycle can be detected and corrected by using the phase information from 1/2 VCDL output signal. This circuit is implemented in a TSMC 0.35-μm CMOS technology. The DLL occupies an active area of 0.9 x 0.8 mm2 , operating frequency range from 300MHz to 650Mhz and consumes a maximum power of 60mW at 500MHz. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/24784 |
全文授權: | 未授權 |
顯示於系所單位: | 電子工程學研究所 |
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