瀏覽 的方式: 作者 Chung-Yun Wang
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出版年 | 標題 | 作者 | 系所 |
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2013 | 子集加總延遲線: 一種能實現超高精度且容易實作在可編程邏
輯陣列上的延遲電路 The subset sum delay line: an ultra-high resolution approach that can be easily implemented in FPGA | Chung-Yun Wang; 王仲昀 | 電機工程學研究所 |