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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/8895
標題: | 高效能低功率類比數位轉換器 A High-Efficiency and Low-Power Analog-to-Digital Converter |
作者: | Yu-Jung Huang 黃昱融 |
指導教授: | 李泰成(Tai-Cheng Lee) |
關鍵字: | 快閃式類比數位轉換器,電阻平均, flash ADC,resistance averaging, |
出版年 : | 2009 |
學位: | 碩士 |
摘要: | 本篇論文描述一個具有內插技術之高速六位元六億次取樣互補金氧半快閃式類比數位轉換器。內插技術可以有效的降低輸入負載與前置放大器的數目。這個轉換器主要是針對一些高速的應用,像是超寬頻無線通訊網路,進行最佳化設計。這個類比數位轉換器包含了一個差動式的取樣電路、三級的前置放大器、比較器陣列、以及數位編碼器。在這電路中為了消除電晶體本身的隨機偏壓誤差,在每一級前置放大器的輸出,選用了電阻性平均技巧來減少誤差值。
所設計的類比數位轉換器實現於0.13μm 1P8M 互補金氧半導體製成,面積為1.115x0.633mm2。量測結果證實此類比數位轉換器在輸入信號為300MHz,操作頻率為600MHz,具有大於30分貝的訊號對雜訊與失真比。整個電路在操作時消耗功率為30mW,並且此電路所用的供應電壓為1.2伏特。 This thesis describes a high-speed 6-bit 600MS/s CMOS flash ADC with interpolation. Interpolation technique can reduce the input loading and the number of preamplifier efficiently. This ADC is optimized to operate in high speed application such as ultra-wideband wireless communication network. The analog-to-digital converter consists of a differential track-and-hold circuit, three-stage preamplifiers, comparator array and digital encoder. In order to reduce the transistor random offset error, the outputs of each preamplifier stage are using resistance averaging technique. The designed ADC is fabricated in 0.13μm 1P8M CMOS technology and occupied an area of 1.115x0.633mm2. Measurement result demonstrates that the ADC can achieve a Nyquist rate at 600MS/s with a SNDR above 30dB. The ADC consumes 30 mW from 1.2V power supply. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/8895 |
全文授權: | 同意授權(全球公開) |
顯示於系所單位: | 電子工程學研究所 |
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