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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/84627
標題: | 處理器測試的自我測試程式優化 Self-Test Program Optimization for Processor Testing |
作者: | Ya-Ni Hsieh 謝雅妮 |
指導教授: | 黃俊郎(Jiun-Lang Huang) 黃俊郎(Jiun-Lang Huang | jlhuang@ntu.edu.tw | ), |
關鍵字: | 軟體自我測試,合法化,程式優化,測試模板,轉態延遲錯誤,超大型積體電路測試, Software-Based Self-Test,Legalization,Program Optimization,Test Template,Transition Delay Fault,VLSI Testing, |
出版年 : | 2022 |
學位: | 碩士 |
摘要: | 任務型應用程序和服務需要確保其生命週期中的可靠性及穩定性。一個可信的方法是軟體自我測試 (Software-Based Self-Test),他能夠監測危害系統運行的缺陷。 在本論文中,我們提出了幾種自我測試程式優化的方法。測試程式合法化工具確保測試程式順利執行並且沒有中斷(interrupt)的情況發生。 此外,所提出的模板有助於圖樣轉換並減少測試程式生成的時間。 最後,我們通過連接測試片段組成測試程式。 提出的方法在MIPS32處理器上實現了97.49%的轉換延遲錯誤覆蓋率和減少75%的運行時間。 Mission-critical applications and services need to ensure in-field reliability during their lifetime. Software-based self-test (SBST) is a promising solution for the processor to detect defects that danger system operation. In this thesis, we develop several methods for self-test program optimization. A test segment legalization tool ensures the test program can be executed without software interrupt. In addition, the proposed template facilitates test pattern conversion and reduces the test program generation efforts. Finally, we produce the test program by concatenating the test segments. The proposed method on the MIPS32 processor achieves 97.49% transition delay fault coverage and 75% run time reduction. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/84627 |
DOI: | 10.6342/NTU202203385 |
全文授權: | 同意授權(限校園內公開) |
電子全文公開日期: | 2022-09-19 |
顯示於系所單位: | 電子工程學研究所 |
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