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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/70306
標題: | 針對雙軌非同步電路的無時脈可測試設計 Clock-less DFT for Dual-rail Asynchronous Circuits |
作者: | Chia-Cheng Pai 白家誠 |
指導教授: | 李建模(Chien-Mo Li) |
關鍵字: | 非同步電路,雙軌邏輯,可測試設計,自動測試圖樣產生器,低耗能測試, Design for testability,Asynchronous circuit,Dual-rail,Low power test,Automatic test pattern generation, |
出版年 : | 2018 |
學位: | 碩士 |
摘要: | 測試非同步電路是一個很嚴峻的挑戰,由於無時脈信號,且有許多非掃描狀態保持元件存在。在本論文中,我們提出非同步電路掃描(A-scan)鎖存器,它可以在有效和無效信號之間切換,以便我們可以在沒有任何時脈的情況下移入和移出。 我們還提出了電路模型,使傳統的自動圖樣產生(ATPG)能夠為A-scan生成高測試覆蓋率的測試圖樣。實驗結果顯示,我們的面積成本和功耗成本比以前的同步可測試設計(DFT)小23%和45%。 效能比以前的非同步可測試設計好將近兩倍。我們的定值錯誤和延遲錯誤的測試覆蓋率分別為99.64%和100%。本論文提供了用於測試非同步電路的DFT和ATPG解決方案。 Because there is no clock signal and there are many non-scan state-holding elements, it is a real challenge to test asynchronous circuits. In this thesis, we propose asynchronous circuit scan (A-scan) latch, which can flip between Valid and Empty so that we can shift in and out without any clock. We also propose circuit models that enable traditional automatic test pattern generation (ATPG) to generate high test coverage patterns for A-scan. Experimental results show that our area overhead is 23% smaller and power overhead is 45% smaller than previous synchronous design for testability (DFT). The performance degradation is nearly two times better than previous asynchronous DFT. Our stuck-at test coverage and transition delay test coverage are 99.64% and 100%, respectively. This thesis provides a DFT and ATPG solution for testing asynchronous circuits. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/70306 |
DOI: | 10.6342/NTU201803421 |
全文授權: | 有償授權 |
顯示於系所單位: | 電子工程學研究所 |
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