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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/60133
標題: | 針對雙軌非同步電路的測試方法 Test Methodology for Dual-rail Asynchronous Circuits |
作者: | Kuan-Yen Huang 黃觀晏 |
指導教授: | 李建模(Chien-Mo Li) |
關鍵字: | 非同步電路,雙軌邏輯,可測試設計,自動測試圖樣產生器, Asynchronous circuits,Dual-rail logic,Design for testability,Automatic test pattern generation, |
出版年 : | 2016 |
學位: | 碩士 |
摘要: | 基於非同步電路低功耗以及抗製程變異的特性,此種設計已被廣泛使用於現今的先進積體電路設計上。因此,測試非同步電路也成為了一個很重要的議題。本論文提出一個兩個針對雙軌非同步電路的測試技術,包含可測性設計(DFT)以及自動圖樣產生(ATPG)。我們提出的DAC-scan是一個完全不產生潛在脈衝 (hazard)的可測性設計,必且可以被使用在不同實作方式的雙軌非同步電路上。我們也提出了用來測試定值錯誤的兩組圖樣測試,以及用來測試延遲錯誤的三組圖樣測試,我們可以不用插入額外的可測性設計在電路中的區域性回授路徑上而測試到其上的錯誤。藉由使用本文提出的測試技術,我們可以使用傳統完全掃描的自動測試圖樣產生器去產生高測試涵蓋率的測試圖樣。除此之外,電路設計者可以藉由使用不同版本的DAC-scan來在錯誤涵蓋率和面積成本上做取捨。 With low power and variation-tolerant features, asynchronous methodologies have been widely used in advanced VLSI designs. Testing asynchronous circuits has become a very important practical issue. This research presents a new test methodology, including design for testability (DFT) and automatic test pattern generation (ATPG), for asynchronous dual-rail circuits. The proposed DAC-scan cell is a hazard-free scan design, which can be applied to various implementations of dual-rail asynchronous circuits. Two-pattern stuck-at test and three-pattern delay test techniques are presented to detect local feedback faults in the circuits without inserting extra DFT into feedback loops. With our test methodology, we can use traditional full-scan ATPG to generate high fault coverage test patterns. Moreover, designers can trade-off between fault coverage and area overhead by using different versions of DAC-scan cells. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/60133 |
DOI: | 10.6342/NTU201603804 |
全文授權: | 有償授權 |
顯示於系所單位: | 電子工程學研究所 |
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