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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/58697
標題: | 應用於背板通訊之有線收發器與其相對應之驗證系統 Wireline Backplane Transceivers and Corresponding Testing System |
作者: | Chin-Yang Wu 吳青陽 |
指導教授: | 李致毅(Jri Lee) |
關鍵字: | 多位階訊號,時脈嵌入,訊號產生器,資料錯誤率計算,24G-SDI 光電介面, multi-level signal,clock embedded,pattern generator,BERT,24G-SDI optical interface, |
出版年 : | 2014 |
學位: | 碩士 |
摘要: | 在本文中,我們將會介紹三個以CMOS製程製作的有線背板電路系統,包括40 Gb/s 3訊號準位之時脈嵌入收發器、寬操作頻率的4路平行輸出訊號以及平行資料錯誤計算系統、24Gb/s發送器。
在40 Gb/s 3訊號準位之時脈嵌入收發器中,傳送端包含了一個27-1 PRBS的產生器、注入式鎖相迴路和前饋等化器,在接收端則有一類比等化器以及資料時脈回復電路。此外,在傳輸端操作電壓1.2伏特的情況下消耗290毫瓦、接收端操作電壓1.2伏特的情況下消耗169毫瓦,而晶片面積在傳輸端與接收端分別為0.75平方公厘和0.8平方公厘。 在寬操作頻率的4路平行輸出訊號以及平行資料錯誤計算系統中,在訊號產生方面可以產生4路PRBS資料,可以選擇27-1、215-1、223-1、231-1,且數位調整前饋等化器和震幅。另外在計算錯誤方面將資料並行處理並輸出錯誤量透過電腦來計算資料錯誤率。核心操作電壓1.2伏特的情況下消耗170毫瓦、驅動器操作電壓1.5伏特的情況下消耗104毫瓦,而晶片面積為1.54平方公厘。 在24Gb/s發送器中,包含8組資料時脈回復電路,將8組3Gb/s的資料回復並抵銷掉訊號之間的歪斜。然後在將資料透過兩個4比1多工器和最後一個新架構的2比1多工器將資料匯集成24Gb/s。另外包含一個12GHz經數位校正的鎖像迴路。操作電壓為1.2伏特的情況下消耗218毫瓦,驅動器操作電壓1.5伏特的情況下消耗50.2毫瓦而晶片面積為1.4平方公厘。 In this thesis, three wireline backplane circuit systems will be demonstrated, including a 40Gb/s 3-Level Transceiver with Low EMI and Embedded Parity Check, a Four Parallel Wide Range Pattern Generator and Parallel BER Counting System, and a 8-to-1 Multiplexer for 8 x 3G-SDI Optical Application. They are all implemented in 40nm or 65-nm CMOS Technology. First of all, in 40Gb/s 3-Level Transceiver with Low EMI and Embedded Parity Check, transmitter consists of a 27-1 PRBS generator, injection lock PLL and pre-emphasis. Receiver consists of a analog equalizer and clock data recovery. This circuit consumes 310 mW and 190 mW with 1.2 V supply in transmitter and receiver, respectively. The chip occupies 0.75 mm2 in transmitter and 0.8 mm2 in receiver. In Four Parallel Wide Range Pattern Generator and Parallel BER Counting System, four parallel data pattern output can choose different data format which are 27-1, 215-1, 223-1, 231-1 PRBS and programmable 2-Tap de-emphasis and swing control. And the other BER counting part DEMUX data to 16-way and parallel counting and accumulating error quantity. And then transport data to computer to calculate the bit error rate. This circuit consumes 170 mW and 104 mW with 1.2 V and 1.5 V supply in core and driver, respectively. The chip occupies 1.54 mm2. Finally, in 8-to-1 Multiplexer, it consists of 8 CDR circuits for retime and de-skew input 3Gb/s SDI data. And it through two 4-to-1 multiplexer and a new structure 2-to-1 multiplexer to serial data to 24Gb/s. This circuit consumes 218 mW and 50.2 mW with 1.2 V and 1.5 V supply in core and driver, respectively. The chip occupies 1.54 mm2. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/58697 |
全文授權: | 有償授權 |
顯示於系所單位: | 電子工程學研究所 |
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