請用此 Handle URI 來引用此文件:
http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/53138
標題: | 靜態學習之改進及其在路徑導向決策演算法的應用 Improved Static Learning and Its Application to PODEM |
作者: | Jiun-Han Pan 潘俊翰 |
指導教授: | 黃俊郎(Jiun-Lang Huang) |
關鍵字: | 路徑導向決策演算法,蘊含學習,自動化測試圖樣產生技術加速,測試效率, PODEM,implication learning,speed-up,test efficiency, |
出版年 : | 2015 |
學位: | 碩士 |
摘要: | 由於製程技術的演進以及錯誤模型的增加,自動化測試圖樣產生技術的加速一直都是一個很重要的議題。雖然在過去有許多利用學習的加速技術被提出來縮短測試圖樣的產生時間,然而大部份的技術都是應用於D演算法,較少套用在路徑導向決策演算法(PODEM)上。
本篇論文提出一個以靜態學習改進的學習演算法: 雙向蘊含學習法 (bidirec-tional implication learning),此學習法相較於原本的靜態學習可以找到更多會導致邏輯矛盾的條件,並嘗試將此學習流程套用在路徑導向決策演算法上以達到加速的目的。 實驗中使用ISCAS89, ITC99中的大電路以及兩個業界電路來驗證此技術,而從實驗結果可以觀察出在測試圖樣產生的過程中,回溯修正(backtrack)的次數能有效的降低並能縮短圖樣產生的時間。相較於原本的決策演算法,此技術平均可以降低62%的運算時間。 Reducing the automatic test pattern generation (ATPG) time is a crucial issue due to the increasing design complexity and the shrinking device feature sizes – more transistors to test and more fault models to cover. Although several learning-based ATPG acceleration techniques have been proposed, most of them are not applicable to PODEM. In this thesis we first propose an improved static learning technique called bidirec-tional implication learning. This improved learning technique can explore more necessary assignments in a circuit. Next we apply this technique to PODEM in order to avoid con-flicts; this reduces useless backtracks in sub search space that has no solution and thus speed up the test generation process. The proposed techniques are validated using ISCAS89, ITC99 benchmark circuits and 2 modern industry designs. The experiment results show that the required back-tracks are significantly reduced and the average runtime reduction is 62%. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/53138 |
全文授權: | 有償授權 |
顯示於系所單位: | 電子工程學研究所 |
文件中的檔案:
檔案 | 大小 | 格式 | |
---|---|---|---|
ntu-104-1.pdf 目前未授權公開取用 | 3.55 MB | Adobe PDF |
系統中的文件,除了特別指名其著作權條款之外,均受到著作權保護,並且保留所有的權利。