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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/5155
標題: | 基於現場可程式化邏輯閘陣列之高解析度與高精確度的格式器原型 A High Resolution and High Accuracy FPGA Formatter Prototype |
作者: | Po-Chi Shu 舒柏騏 |
指導教授: | 黃俊郎(Jiun-Lang Huang) |
關鍵字: | 自動測試機台,格式器,時序電路,延遲線,現場可程式化邏輯閘陣列, test equipment,formatter,timing circuits,delay lines,FPGA, |
出版年 : | 2014 |
學位: | 碩士 |
摘要: | 格式器在自動測試機台中是一個關鍵的核心模組,將測試向量、邊緣時序及訊號格式等資訊組合成格式化的測試訊號。目前格式器以ASIC設計為主流,FPGA設計較為少見。一般來說,ASIC格式器擁有較高的效能,FPGA格式器則有相對成本較低、設計靈活度較高及不需下線的優勢,但在效能方面普遍不及ASIC格式器,仍有發展和進步空間。
本論文提出的格式器原型是以Xilinx Spartan-6 FPGA實現,利用時間多工的測試符號生成達成100 Mbps的測試符號頻率。透過特別設計的混合式延遲線作為時序電路,精細的控制邊緣放置的時間點,並發展對應之校正機制來提升邊緣放置的精確度。實驗結果顯示,我們提出的FPGA格式器原型擁有20 ps的邊緣放置解析度,以及28 ps的邊緣放置精確度。 The formatter is a key module in automatic test equipment. It formats the input data including test vectors, edge timings and signal formats to the desired test signal. ASIC design is the mainstream for formatter rather than FPGA design. In general, ASIC formatters achieve higher performance while FPGA formatters take advantage of lower cost, higher flexibility and no need for tape-out. Compared to ASIC formatters, there’s room for improvement on performance for FPGA formatters. In this work, the proposed formatter prototype is implemented by Xilinx Spartan-6 FPGA. It achieves 100 Mbps symbol rate by time-multiplexed symbol generation. We design special hybrid delay lines for timing circuits to help placing the timing edges, and develop corresponding calibration mechanism for edge placement resolution and accuracy improvement. Measurement results show that the edge placement resolution and accuracy of this prototype are 20 ps and 28 ps, respectively. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/5155 |
全文授權: | 同意授權(全球公開) |
顯示於系所單位: | 電子工程學研究所 |
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