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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/29797
標題: | 同步縮減系統晶片測試資料量與測試時間之方法 Simultaneous Test Data Volume and Test Application Time Reduction for System-on-Chip |
作者: | Bing-Chuan Bai 白炳川 |
指導教授: | 李建模(Chien-Mo Li) |
關鍵字: | 電腦輔助設計,積體電路測試,可測試性設計,系統晶片測試,測試資料壓縮,測試時間縮減, Computer-aided Design,VLSI Testing,Test Compression,SOC Testing,Test data compression,test time reduction,Design for testability, |
出版年 : | 2007 |
學位: | 碩士 |
摘要: | 本論文提出一套可同步壓縮系統晶片的測試資料量與測試時間的技術,此技術包括兩階層的硬體解壓縮架構,以及針對此硬體架構而建立的資料壓縮演算法。在系統晶片內此硬體解壓縮架構,不需改變系統晶片內嵌核心的設計。第一層架構使用可重載狀態之線性回授位移暫存器對於從測試機台輸入的測試資料進行解壓縮,由第一層架構解壓縮的測試資料經過系統晶片內部的測試存取機制到達第二層架構。第二層架構使用測試資料廣播的方式達到資料壓縮的目的,測試資料被廣播到每個內嵌核心,然後執行每個內嵌核心的測試。測試結果經過多輸入埠位移暫存器壓縮之後,壓縮後的測試結果送回測試機台進行分析以了解此系統晶片是否通過測試。針對d695系統晶片基準電路所做的實驗結果顯示,測試資料可減少百分之七十八,測試時間可減少百分之三十八。當測試資料量減少以及測試時間縮短的情況下,對於測試過程所需要的花費將會大大的降低。 This thesis presents a novel technique to simultaneously reduce the test data volume and test application time for System-on-Chip. The technique includes two-level hardware architecture and the compression algorithm for deterministic test data. The two-level hardware is inserted into the SOC without modifying the embedded cores. The first level, also called L1, is for the entire SOC. The second level, also called L2, is for every individual IP or core in the SOC. L1 compression is achieved by linear-feedback shift register (LFSR) reseeding. L2 compression is achieved by broadcasting test data to multiple cores. L1 compression reduces test data volume only, and L2 compression reduces test data volume as well as test application time. The experimental results on the d695 SOC shows that 79% of original test data volume is reduced, and 39% of original test application time is reduced. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/29797 |
全文授權: | 有償授權 |
顯示於系所單位: | 電子工程學研究所 |
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