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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/26353
標題: | 高速記憶體模組之信號完整度分析 Signal Integrity Analysis of High Speed Memory Module |
作者: | Cheng-Kuan Chen 陳政寬 |
指導教授: | 吳瑞北 |
關鍵字: | 信號完整度,記憶體, DDR3,signal integrity,memory, |
出版年 : | 2008 |
學位: | 碩士 |
摘要: | 隨著消費性科技產業高速發展的需求,記憶體模組的工作頻率與資料傳輸率也迅速大幅的提升。隨著工作頻率的快速提高,電路內的電磁效應對於系統工作產生越來越嚴重的影響,如何能夠穩定維持記憶體模組內數位信號的信號完整度將是刻不容緩且值得分析研究的問題。
本論文提出了一個完整的模擬方法來分析DDR3高速記憶體模組上的信號完整度問題,建立了構裝結構與印刷電路板上各個不連續結構的等效電路模型,藉由連結不連續構等效電路模型與傳輸線模型分析完整傳輸路徑的信號完整度。其模擬方法與結果利用頻域量測來達到驗證。飛越式佈線結構經由分析得知為影響效能之最大因素,縮短記憶體負載兩端的線寬可以有效達到阻抗批配,減少訊號的反射,並提供一飛越式結構之阻抗批配設計圖表。 最後藉由觀察眼圖來評估其傳輸路徑上各個不連續結構效應與耦合效應的影響。並提供一影響比較表可以依其影響性依序迅速的排除問題。 In this paper, a complete simulation methodology is introduced to analyze the signal integrity in a Double Data Rate (DDR3) high-speed memory module. The equivalent models of the first-level package and various discontinuities in Printed Circuit Board (PCB) are extracted, and then linked together by using general transmission-line models for the interconnections. Good agreements between the simulated and measured scattering parameters has confirmed the practicability of the simulation methodology. The fly-by structure is found to be crucial and thinner transmission lines around the Synchronous Dynamic Random Memory (SDRAM) region should be employed for achieving impedance matching with suitable design graph constructed accordingly. Finally, the effects of these models on the eye diagram are simulated to access their significance, for which the fly-by design is found to be the most critical, followed in order by package connections, via transitions, serpentine delay lines, and bends. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/26353 |
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顯示於系所單位: | 電信工程學研究所 |
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