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http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/23911
標題: | 時脈與資料回復電路之設計與實作 Design and Implementation of Clock and Data Recovery Circuit |
作者: | Zong-Jin Yang 楊宗錦 |
指導教授: | 陳少傑(Sao-Jie Chen) |
共同指導教授: | 張棋(Chi Chang) |
關鍵字: | 時脈與資料回復, Clock and data recovery,CDR, |
出版年 : | 2006 |
學位: | 碩士 |
摘要: | 隨著對傳輸速率需求的不斷提昇,廣域網路以及骨幹網路的串列資列通訊已經演進到了每秒百億位元的等級。光通訊系統將會是未來的主流,乙太網路在此高速網路中扮演相當重要的角色,其中又以時脈與資料回脈系統為最錯綜複雜的零件。由於低成本、低功率及高整合度的優勢,我們使用TSMC.018μm 1P6M CMOS 製程來實現此高速電路。
本論文主要著重在OC-192系統底下的時脈與資料回復系統的設計,我們設計了一個新的壓控振盪器能降低相位雜訊,對整體電路的抖動有更好的改善。在使用長度為二的十五次方減一的PRBS輸入下,鎖定後的回復輸出時脈具有峰對峰1.65ps的抖動。使用1.8伏的電源,整個時脈與資料回復電路有105mW功率消耗。晶片面積則為0.75mm x 0.75mm。 With the growing demand on transmission rate, the serial data communication has evolved into tens of gigabits per second for wide area network and the backbones. Optical communication system will be a mainstream in the future, and Ethernet plays an important role in such high speed network. Clock and data recovery circuit (CDR) is the most complicated component of it. We use TSMC 0.18μm 1P6M CMOS technology to implement this high speed circuit to achieve low cost, low power consumption, and highly integrated capability. This thesis focuses on the design of clock and data recovery circuit in OC-192 system. We design a new voltage controlled oscillator which can reduce phase noise, and make better jitter performance of whole circuit. The recovery clock exhibits a peak to peak jitter of 1.65ps for a PRBS sequence of length 215-1. The CDR circuit dissipates a total power of 105mW with a 1.8V supply and occupies a die area of 0.75 mm x 0.75 mm. |
URI: | http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/23911 |
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顯示於系所單位: | 電子工程學研究所 |
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