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  1. NTU Theses and Dissertations Repository
  2. 電機資訊學院
  3. 電子工程學研究所
請用此 Handle URI 來引用此文件: http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/19980
標題: 一個實現於0.11微米製程之低功率高損耗補償等化器
A Low-Power High-Channel-Loss Equalizer with CTLE, 3-Tap DFE and SSLMS in 0.11um CMOS process
作者: Yong-Ren Fang
方詠仁
指導教授: 劉深淵(Shen-Iuan Liu)
關鍵字: 線性等化器,決策回授等化器,高通道損耗,低功率,參考電壓,
CTLE,DFE,high loss,low power,reference voltage,
出版年 : 2018
學位: 碩士
摘要: 近幾年來,在顯示器高畫質要求以及顯示器螢幕的大尺寸應用有越來越多的趨勢,而隨之而來的是資料傳輸速度的提升和顯示器背板傳輸通道的增長。因此,許多嚴重的問題也浮現出來,最直接的就是傳輸通道的有限頻寬問題,這個問題會使得原本傳送的訊號失真,導致嚴重的符際干擾並且使位元錯誤率升高。為了解決符際干擾問題,等化器被廣泛的運用來解決此問題。而功耗的效率也是在能解決位元錯誤率升高之餘的另一項重要的議題。在最近的通訊系統中,等化器也通常會伴隨著一個可適性的演算法,使得等化器能自動校正到最佳狀態。
本論文最主要分成兩個部分。第二章提出一個將操作模式分為訓練模式和一般模式的可適性等化器,內含線性等化器和決策回授等化器,操作在7.5Gbps的資料速率。在40dB高通道損耗的情況下,利用訓練模式搭配SSLMS演算法來校準決策回授等化器在一般模式之下無法正確校準係數之問題,以期達到降低連續時間線性等化器(CTLE)之峰值增益由20dB降至13.6dB依賴進而節省59.3%的CTLE功耗。最後,210-1 PRBS 在40dB通道損耗之下將可以被良好補償。
第三章是介紹一個SSLMS演算法之參考值電壓產生電路,參考值電壓為SSLMS演算法在運作時的校正準則,此電路能依照不同的振幅、共模電壓、製程變異..等,產生最佳之參考值電壓並搭配使用於第二章之電路。此電路實作於0.11um CMOS製程並且適用1.2V電源,面積為4.84 mm2。
The higher image quality and ever-increasing screen size of the display lead to high-speed data rate demand and a long backplane channel. The channel loss is a serious problem and it causes ISI (intersymbol interface) and the raising of BER (bit error rate). Equalizer is used to solve these problems. Besides solving channel loss, the power consumption is an important issue of equalizer in this work. Furthermore, an adaptive algorithm, SSLMS, also be used to calibrate equalizer in this work.
This work is divided to two part. First, an adaptive equalizer with two operation mode is proposed to solve 40dB channel loss in 7.5Gbps data rate. The peaking gain of CTLE is decreasing from 20dB to 13.6dB and it reduces 59.3% power consumption of CTLE. Also, SSLMS algorithm and training pattern is used to calibrate equalizer in training mode. After training, the 210-1 PRBS as input with 40dB loss will be well compensate.
Second, a reference voltage searching method of SSLMS is proposed. It can provide optimal reference voltage by different amplitude, CM voltage, and PVT variation. This work is fabricated in 0.11-μm CMOS technology with a supply voltage of 1.2V and its active area is 4.84 mm2.
URI: http://tdr.lib.ntu.edu.tw/jspui/handle/123456789/19980
DOI: 10.6342/NTU201801725
全文授權: 未授權
顯示於系所單位:電子工程學研究所

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