搜尋
新增篩選器:
使用篩選器讓結果更精確。
第 1 到 4 筆結果,共 4 筆。
- 上一個
- 1
- 下一個
符合的文件:
出版年 | 標題 | 作者 | 系所 |
---|---|---|---|
2011 | 使用抑制時脈抖動技術鎖相回路之設計與實作 Design and Implementation of A Low Noise Phase-Locked Loop with Jitter Suppression Technique | Bang-Zao Liou; 劉邦灶 | 電子工程學研究所 |
2011 | 可適性接收機與次諧波注入鎖相迴路分析與設計 Analysis and Design of Adaptive Receiver and Subharmonically Injection-Locked PLL | Yi-Chieh Huang; 黃逸傑 | 電子工程學研究所 |
2020 | 擁有短重鎖時間鎖頻迴路或頻寬提升技術之次取樣式鎖相迴路 Sub-Sampling PLLs with Short Re-locking-Time FLL or Bandwidth-Enhanced Technique | YuanCheng Qian; 錢源承 | 電子工程學研究所 |
2012 | 長除數頻率合成器的設計與分析 The Design and Analysis of Frequency Synthesizers with Large Multiplication Factors | Chieh-Wen Lee; 李介文 | 電子工程學研究所 |