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出版年 | 標題 | 作者 | 系所 |
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2011 | 以0.18-μm CMOS製程製作之30GHz鎖相迴路設計與實現 Design and Implementation of 30 GHz Phase-Locked Loop in a 0.18-μm CMOS Technology | Ciao-Ling Peng; 彭巧齡 | 電子工程學研究所 |
2019 | 一個0.02mm2之鎖相迴路並採用次取樣與突波降低技術實現於90nm CMOS製程 A 0.02mm2 Sub-Sampling PLL with Spur Reduction Technique in 90nm CMOS Technology | You-Rong Qiu; 邱宥榮 | 電子工程學研究所 |