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出版年 | 標題 | 作者 | 系所 |
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2005 | 基板偏壓與抗時脈不精確之32位元高速加法器 Substrate Bias Optimized 32bit High Speed Adder with Post-Manufacture Tunable Clock | Qi-Wei Kuo; 郭其偉 | 電子工程學研究所 |
2009 | 7GHz,90ps,骨牌邏輯高速加法器及其測試架構 A 7GHz, 90ps Domino Logic Adder with an Efficient Testing Circuit | Min-Han Hsieh; 謝旻翰 | 電子工程學研究所 |