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電子工程學研究所
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第 1 到 10 筆結果,共 62 筆。
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2010
全數位延遲鎖定迴路及全數位鎖相迴路之設計與應用
Design and Application of All-Digital Delay-Locked Loop and All-Digital Phase-Locked Loop
You-Jen Wang; 王佑仁
電子工程學研究所
2014
數百億位元多通道時脈資料回復電路之設計與分析
Design and Analysis of Tens of Gb/s Multi-Channel Clock and Data Recovery Circuits
Chien-Kai Kao; 高健凱
電子工程學研究所
2005
應用於IEEE 802.3a.e.之3.125Gbps乙太網路傳送機
3.125Gbps Ethernet transmitter for IEEE 802.3a.e.
Hung-Chun Chen; 陳鴻鈞
電子工程學研究所
2006
具有工作週期校正能力的全數位快速鎖定延遲鎖定迴路
All-Digital Fast-Locking Delay-Locked Loop with Duty Cycle Correction
Bo-Jiun Chen; 陳柏均
電子工程學研究所
2018
使用眼寬偵測之八十億位元速率可適性接收器
An 8 Gb/s Adaptive Receiver with Eye-width Detection
Sheng-How Tseng; 曾聖豪
電子工程學研究所
2018
一個實現於0.11微米製程之低功率高損耗補償等化器
A Low-Power High-Channel-Loss Equalizer with CTLE, 3-Tap DFE and SSLMS in 0.11um CMOS process
Yong-Ren Fang; 方詠仁
電子工程學研究所
2017
具數位補償之低溫度係數弛張振盪器
Low TC Relaxation Oscillators with Digital Compensation
Yi-An Chang; 張亦安
電子工程學研究所
2019
具展頻追蹤與較佳高頻抖動容忍度之5-Gb/s數位時脈資料回復電路
A 5-Gb/s Adaptive Digital CDR Circuit with SSC Capability and Enhanced High-Frequency JTOL
Shun-Chi Chang; 張舜棋
電子工程學研究所
2019
改善週期式滑脫現象之一個1.5-6 Gb/s時脈與資料回復電路
A 1.5-6 Gb/s Clock and Data Recovery Circuit Reducing Cycle Slipping
Wei-Liang Lin; 林偉良
電子工程學研究所
2020
背景消除供應電壓雜訊的數位鎖相迴路與注入鎖定時脈倍頻器
Digital Phase-Locked Loop with Background Supply Noise Cancellation and Injection-Locked Clock Multiplier
Yen-Min Tseng; 曾彥閔
電子工程學研究所
探索
學位
47
碩士
15
博士
作者
1
bo-jiun chen
1
bo-yu lin
1
chain-shin huang
1
chan-fei lin
1
chang-lin hsieh
1
chao-ching hung
1
chao-chyun chen
1
che-fu liang
1
che-wei yeh
1
cheng-qi huang
.
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關鍵字
7
鎖相迴路
4
phase-locked loop
2
all-digital
2
clock and data recovery
2
digital phase-locked loop
2
equalizer
2
millimeter-wave
2
pll
2
全數位
2
全數位鎖相迴路
.
下一頁 >
出版年
8
2020 - 2021
38
2010 - 2019
16
2005 - 2009
全文授權
52
未授權
10
有償授權
全文
62
true