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資訊工程學系
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2014
基於最後一層快取記憶體加權存取延遲值之中央處理器與繪圖處理器異質性架構的快取記憶體分割機制
Weighted LLC Latency-Based Run-Time Cache Partitioning for Heterogeneous CPU-GPU Architecture
Cheng-Hsuan Li; 李承軒
資訊工程學研究所
探索
系所
1
資訊工程學研究所
學位
1
碩士
作者
1
cheng-hsuan li
關鍵字
1
cache partitioning
1
cache partitioning,off-chip latency
1
cache partitioning,off-chip laten...
1
cache partitioning,off-chip laten...
1
cache partitioning,off-chip laten...
1
快取記憶體分割
1
快取記憶體分割,異質性平台
1
快取記憶體分割,異質性平台,主記憶體存取延遲
1
快取記憶體分割,異質性平台,主記憶體存取延遲,中央處理器
1
快取記憶體分割,異質性平台,主記憶體存取延遲,中央處理器,繪圖處理器
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出版年
1
2014
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true