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2009
考慮障礙物及緩衝器之時脈訊號延遲範圍最小化時鐘樹合成
Blockage-Avoiding Buffered Clock-Tree Synthesis with Clock Latency-Range Minimization
Chung-Chun Cheng; 鄭仲鈞
電子工程學研究所
探索
系所
1
電子工程學研究所
學位
1
碩士
指導教授
1
張耀文
作者
1
鄭仲鈞
關鍵字
1
physical design,clock tree
1
physical design,clock tree,blocka...
1
physical design,clock tree,blocka...
1
physical design,clock tree,blocka...
1
physical design,clock tree,blocka...
1
時鐘樹
1
時鐘樹,障礙物迴避
1
時鐘樹,障礙物迴避,控制電壓迴轉率
1
時鐘樹,障礙物迴避,控制電壓迴轉率,製程變異容忍
1
時鐘樹,障礙物迴避,控制電壓迴轉率,製程變異容忍,緩衝器插入
.
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出版年
1
2009
全文授權
1
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